发新帖我要提问
返回列表
打印
[FPGA]

ISE 综合后RTL无法访问

[复制链接]
698|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
wangjunzunyi|  楼主 | 2017-4-21 21:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
RTL, se, 电路, create, ic
本人ISE新手，请教大神为何我ISE综合成功后，在打开RTL级电路后无法打开其底层的电路了，双击后就弹出一个create schematic process 对话框，其中状态一直是42%，程序功能仿真是正确的，哪位大神能帮小弟解答下，不胜感激

使用特权

评论回复 赏

相关下载

相关帖子
沙发
zszscu30| | 2017-4-28 12:02 | 只看该作者
你如果想看寄存器级电路要translate之后好像才可以看到

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

wangjunzunyi

8

主题

14

帖子

1

粉丝