收不到数据

发表于 2017-4-22 22:27

我的68013做从模式，FPGA做主控，OUT端点手动模式，IN端点自动模式（手动模式也试过），IFCLK由68013提供。
写了个测试程序，电脑发出数据，FPGA将CY7C68013 OUT端点的数据读出，然后向IN端点写入，电脑将数据读出比较。
现测试发现：
若时钟IFCLK正向，FPGA从OUT端点读数据，会出现最前面一个字丢失，并最后一个字重复一个，如：PC向USB OUT端点写12 34 56，FPGA读出的数却是34 56 56，然后向IN端点写入，PC读出来也是34 56 56。
若时钟IFCLK反向，则FPGA能从OUT端点正确读出全部数据，然后向IN端点写入，但CY7C68013却收不到任何数据

发表于 2017-4-22 22:29

IN端点FIFO一直都是空?

发表于 2017-4-22 22:30

使IFCLK时钟为30MHz呢

发表于 2017-4-22 22:34

问题依然

发表于 2017-4-22 22:37

IFCLK与WR信号时序不匹配吧

发表于 2017-4-22 22:38

难道是PCB布线长短不同造成？

发表于 2017-4-22 22:40

有可能

发表于 2017-4-22 22:41

MCU程序上除了改改IFCLK频率或正反向，似乎再无法做其他修改了。。。

发表于 2017-4-22 22:43

一直都这样吗

发表于 2017-4-22 22:45

之前我们用一个CY7C68013开发板和FPGA开发板飞线搭过这个电路，程序调试很顺利，收发都很正常，现相同的电路制成PCB板，程序没做修改，运行起来就出现这样的问题

发表于 2017-4-22 22:51

若是PCB走线长度不同造成，那么之前飞线的电路差异更大才是

发表于 2017-4-22 22:53

对啊，怀疑是时序问题，请问怎么解决？

发表于 2017-4-22 22:55

FPGA与FX2LP之间的硬件或者通讯时序有问题!
建议楼主仔细检查一下~~~

发表于 2017-4-22 22:57

结贴了，多谢大家讨论这么多哈，呵呵

发表于 2017-11-15 11:08

你好，最近在用赛普拉斯的CYUSB3014做了板子，调试时发现U3芯片反馈给FPGA和上位机软件的状态不一致。FPGA看到的信息flaga/b均拉低，U3数满，；但上位机这边显示取不到数，fail。请帮忙分析一下~

发表于 2017-11-21 09:49

用cyconsole呢？能读到吗？

收不到数据

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