发新帖我要提问
返回列表
打印

testbench设置的问题

[复制链接]
1835|5
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
平漂流|  楼主 | 2017-5-21 11:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
testbench, blocking, ck, 仿真, lg
本帖最后由 平漂流 于 2017-5-21 11:10 编辑

如图，看Verilog仿真视频教程里面，在testbench设置时候，直接复制“blocking_vlg_tst”到top level module in test bench，在testbench name里面就自动生成“blocking_vlg_tst”，然后别人就把testbench name改成“blocking”。后来我在仿真的时候，没有更改testbench name直接是“blocking_vlg_tst”，居然也可以仿真出来，所以想问一下，到底要不要改这个testbench name。。。。我的工程名是blocking，文件是blocking.v

testbench的设置.jpg (110.07 KB )

testbench的设置.jpg

使用特权

评论回复 赏

相关下载

相关帖子
沙发
azzzztec| | 2017-5-21 13:18 | 只看该作者
testbench name叫阿猫阿狗都没关系，只要被测模块名字对就行。

使用特权

评论回复 赏
板凳
平漂流|  楼主 | 2017-5-21 14:56 | 只看该作者
azzzztec 发表于 2017-5-21 13:18
testbench name叫阿猫阿狗都没关系，只要被测模块名字对就行。

只要testbench顶层模块名对了就行？

使用特权

评论回复 赏
地板
世界心| | 2017-5-21 21:44 | 只看该作者
平漂流 发表于 2017-5-21 14:56
只要testbench顶层模块名对了就行？

哈哈哈，还有疑问！！test bench name是你自己为测试台起的一个名字，什么名字都行，只要顶层模块名是你编写的测试程序的顶层模块就好了。。。

使用特权

评论回复 赏
5楼
平漂流|  楼主 | 2017-5-22 20:56 | 只看该作者
世界心 发表于 2017-5-21 21:44
哈哈哈，还有疑问！！test bench name是你自己为测试台起的一个名字，什么名字都行，只要顶层模块名是你 ...

testbench文件就是blocking.vt。系统自动生成的，我没有改。然后在设置里面，我把testbench name设置成blocking_vlg_tst或者blocking，发现都可以仿真。难道testbench name不是.vt文件的文件名吗？

使用特权

评论回复 赏
6楼
世界心| | 2017-5-22 22:37 | 只看该作者
平漂流 发表于 2017-5-22 20:56
testbench文件就是blocking.vt。系统自动生成的，我没有改。然后在设置里面，我把testbench name设置成bl ...

取名字没关系诶。你创建的测试台程序，系统后缀名就是.vt，所以不管你取啥名字，系统总是能找到这个文件的啊，只要你的顶层模块名是对的

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

平漂流

53

主题

222

帖子

8

粉丝