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[FPGA] FPGA时钟约束问题

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 楼主| Polina 发表于 2017-5-25 15:12 | 显示全部楼层 |阅读模式
FPGA, 时钟, hz, DCM, 编译
FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。
对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
这样是对的吗？
请各位指点一二，谢谢。
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seahakeway 发表于 2017-6-6 23:30 | 显示全部楼层
一般分频时钟只需对源时钟做约束即可。倍频不高的话应该也没问题，但是你的120M明显很高了，最好单独做约束。
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feihufuture 发表于 2017-6-7 14:41 | 显示全部楼层
对，原时钟约束即可
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