发新帖我要提问
返回列表
打印
[FPGA]

FPGA时钟约束问题

[复制链接]
974|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
Polina|  楼主 | 2017-5-25 15:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, hz, DCM, 编译
FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。
对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
这样是对的吗？
请各位指点一二，谢谢。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
seahakeway| | 2017-6-6 23:30 | 只看该作者
一般分频时钟只需对源时钟做约束即可。倍频不高的话应该也没问题，但是你的120M明显很高了，最好单独做约束。

使用特权

评论回复 赏
板凳
feihufuture| | 2017-6-7 14:41 | 只看该作者
对，原时钟约束即可

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

Polina

2

主题

2

帖子

0

粉丝