quartus中的锁相环和Verilog的链接问题

只看该作者 · 2010-5-12 14:53

最近在学Verilog，
在实践过程中发现这样一个问题
把Verilog代码编译后，然后Create Symbol Files.
建立一个bdf文件，然后把上一步生成Symbol加进来，
然后用quartus生成了一个锁相环，与自建的Symbol连线，
成为目的电路，如图所示。

但是准备下载到板子里，锁定引脚的时候，时钟输入显示的是Symbol里的clk，
而不是锁相环的输入端口clk1，
这个问题困扰两天了，哪位帮帮忙。

只看该作者 · 2010-5-13 10:27

我也想知道。

只看该作者 · 2010-5-13 19:20

自己把问题解决了。
原来是这样的：
我的程序是在网上下的，也就是流行的那个pong游戏程序。
原（！源）程序是两个模块，默认25M的clock输入，其中一个模块调用另一个模块。
我后来把两个模块做成了单独的两个模块，然后分别生成bsf文件。
再新建一个工程（不能跟上面提到的任何一个重名），将上面生成的bsf添加到新的工程里面。
在bdf里面将以上两个bsf加进来，再用MegaWizard Plug建一个锁相环，添加到bdf里面，
加上input和output，连线，编译，～～～OK了。
已在显示器上测试通过。

思路是这样的，具体细节暂且不表。

quartus中的锁相环和Verilog的链接问题

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