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年轻不在|  楼主 | 2010-5-14 12:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
仿真, verilog, 后仿真, verilo
哪位高手能帮帮小弟，我用Verilog编好的程序在，综合前仿真得到的理想波形，可是综合后仿真却得不到理想的波形。同样一个程序为什么综合前和综合后的仿真会不一样。我的逻辑语法都没有错误。

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沙发
六楼的窗户| | 2010-5-14 12:12 | 只看该作者
综合器是对你写的Verilog代码的综合，即将RTL代码转换为门逻辑，综合前后的仿真结果就可能出现不同。建议你看一下综合器综合后的警告，也可以多了解一下综合器综合特性～

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