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[Actel FPGA]

写好verilog代码，但是每次编译只要有错误，都是一样的提示

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楼主
3B1105|  楼主 | 2010-5-20 23:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog代码, 编译, AI, COM, hd
写好verilog代码，但是每次编译（点check hdl)，只要有错误，都是一样的提示？？
3 ERROR(S), 0 WARNING(S).
ERROR:  The command 'check_hdl' failed.
ERROR:  Failure when executing Tcl script. [ Line 1 ]
ERROR:  The Execute Script command failed.
这可怎么找错误啊

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沙发
米其林r| | 2010-5-20 23:19 | 只看该作者
第一行有错，是不是你在中文目录下建的工程

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板凳
shurenfa| | 2010-5-21 14:56 | 只看该作者
对的，我也遇到这个问题了，感觉这个软件有问题。。。

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地板
yelinggtx| | 2010-5-21 18:18 | 只看该作者
1# 3B1105
提示为第一行有问题，可以检查下语法，错误不一定在第一行，但与第一行有关，如第一行为执行语句，但是用的不是分号而是逗号，或者直接进综合页面，其中也有对错误信息的提示

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5楼
3B1105|  楼主 | 2010-5-21 22:25 | 只看该作者
不是第一行有错，每次出现错误都一样的提示，我郁闷

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6楼
想实习去| | 2010-5-21 22:27 | 只看该作者
你可以这样查找：

1，把正确的代码打开，然后检查语法，看能否通过，如果通过，那排除软件问题，就是你的代码有错误；

2，确认你在建立文件时语言选择选项，是选用Verilog,同时你的代码也是Verilog；或者选用VHDL,同时你的代码是VHDL。

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7楼
无语凝咽| | 2010-5-21 22:31 | 只看该作者
我也经常碰见，可能还是你自己程序的问题。比如在某个语句后少个分号，一些细小的错误，这种小错误很难查出来的；

教你个方法，你吧错误的程序，用modelsim仿真，或者用synplify综合，这是会给出错误提示，这两个软件给出的错误提示比较具体，双击错误提示能够指定到具体错误的语句上

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