《晶体管电路设计》的一个疑问

只看该作者 · 2010-5-21 15:17

本帖最后由电子菜鸟435 于 2010-5-22 07:21 编辑

我下了tyw的《晶体管电路设计》看到在第21页有句话是：如图1
作者说为了不让输出出现饱和及截止失真要将集电极的电位Vc设定在Vcc与Ve的中点。
不是应该将Vce的电位设定在Vcc和Ve的中点吗？

3万 · 2010-5-21 15:53

Vce是电压，不是电位。

只看该作者 · 2010-5-21 16:17

Vce是电压，不是电位。
maychang 发表于 2010-5-21 15:53

我的意思是应该是Vce=1/2(Vcc-Ve)。
如果把Vc设定在Vcc与Ve的中点，那就是Vc=1/2(Vcc-Ve) =>Vce=1/2(Vcc+Ve)吗？
除非作者的意思是:电位Vc设定在（电位）Vcc与（电位）Ve的中点。那才是：Vce=1/2(Vcc-Ve)

2万 · 2010-5-21 16:22

如果是此话对此图，则似乎有误。

此地Vc比Ve还低。

3万 · 2010-5-21 17:33

3楼：
原图中未给出Vcc、Ve是哪点电位。只说明了Vc是集电极电位。
从不失真的角度看，应该是“电位Vc设定在（电位）Vcc与（电位）Ve的中点”。

只看该作者 · 2010-5-22 07:17

本帖最后由电子菜鸟435 于 2010-5-22 19:36 编辑

不好意思！昨天因为时间的原因，视力也不是很好，把图贴错了。浪费了大家的时间。现在把正确的图贴上。特别对不起4楼。
5楼，我现在也觉得“电位Vc设定在（电位）Vcc与（电位）Ve的中点”和Vce=1/2(Vcc-Ve是等效的，我开始认为“电位Vc设定在（电位）Vcc与（电位）Ve的中点”
和Vc=1/2(Vcc-Ve) 是等效的，这个是我搞错了。谢谢大家。

《晶体管电路设计》的一个疑问

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