[求助][讨论]程序错误啊啊啊啊啊

只看该作者 · 2010-5-24 20:26

这段程序的意图是想实现这么一个功能，扩展6个中断，每个中断都会串行输出，比如第1个中断就输出001，第2个输出010，以此类推，第6个是110.但是每次检查错误都会出现几个错误：
ERROR: syntax error near # (VERI-1137)
请各位大大帮忙看看。。。。或者帮忙想个编程的新思路。。。谢谢啦

module inter_extend (A,Q);
   input [5:0] A;
   output Q;
   reg Q;
  always @(A)
case(A)
   6'b000001:Q=0;

      #10 Q=0;
      #20 Q=1;

   6'b000010:Q=0;

      #10 Q=1;
      #20 Q=0;

   6'b000100:Q=0;

      #10 Q=1;
      #20 Q=1;

   6'b001000:Q=1;

      #10 Q=0;
      #20 Q=0;

   6'b010000:Q=1;

      #10 Q=0;
      #20 Q=1;

   6'b100000:Q=1;

      #10 Q=1;
      #20 Q=0;

endmodule

只看该作者 · 2010-5-24 21:42

哇，楼主都急成这样了:D

只看该作者 · 2010-5-28 17:37

语法错误严重，1、#20不会被综合，不严格综合器会提示警告，严格综合器会提示错误，2、case语句正确写法是 6'b000001：begin...end，而不是6'b000001=0;，多于一条语句一定要用begin...end括起来~~

只看该作者 · 2010-5-30 13:32

任何块都要用begin...end包含。如always@(A) begin...end，还有 6'b000001:begin Q=0; #10 Q=0; #20 Q=1;end。建议你多看一下夏雨闻老师写的Verilog这本书。

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