CPLD输入干扰问题

只看该作者 · 2010-5-24 21:18

本人最近在调试一个电路，输入信号低电平有效，以单刀多掷开关形式控制连接GND实现低电瓶输入。输入信号，通过SN54ALS245AJ驱动cpld epm7128 系列工作。因为SN54ALS245管脚1置位GND时，才能实现B侧到A侧的输出。但实验时，每次245的1管脚接地，还没有接输入信号，CPLD的输入管脚都会莫名的接收到干扰信号（通过编程从CPLD另一管脚输出可以观察到），CPLD也会响应这样的信号，把245的1管脚接地断掉，CPLD又不受干扰了。
   高手帮忙解释一下，低电平输入是不是很不可靠，因为这种方式，没有低电平输入的话，就相当于管脚悬浮了~

   另外本人设想，在CPLD的输入管脚接上拉电阻接到5v电源，这样虽然费些电，但可以保证无输入信号时管脚被拉高。
   不知道CPLD 的EPM7128系列IO口的内部结构是否支持这种上拉电阻？

      希望大家帮忙

只看该作者 · 2010-5-26 12:17

这个问题要仔细分析。cpld的引脚只是一个输入引脚，它受到干扰说明是输入信号有干扰，与CPLD无关，这时应该检查前端的信号。
245除了方向选择外，还有高阻状态。确定有高阻的时间，这是可以加上下拉电阻。
信号不稳定，大部分与你的多掷开关有关，开关在断开或者合上瞬间，会有弹跳，信号一般是不稳定的。

只看该作者 · 2010-5-28 20:11

2# 钻研的鱼

谢谢你，这个问题后来我又看了一下。用245芯片具体做了一下实验。245平常不加信号时，如1脚接高时，数据从A侧传向B侧，即使A侧无信号输入时，B侧也会有高电平产生。1管脚接地时，同理。如果cpld的管脚以低有效，连接245B侧，而245的1管脚接地，则上电在245B侧就会有1.29v的电压，造成cpld无法判断高低，产生误判。
我也想采用了上拉输入，查了一下，cpld管脚可以自己设定为上拉，准备试一下。