问一个Verilog 程序的问题，实现数据总线

发表于 2010-5-26 12:30

我需要实现一个双向数据总线，输入总线INDAT,输出总线OUTDAT
当WR=0时，OUTDAT=INDAT
当RD=0时，且KEY=1, INDAT=KEYDAT; KEY是个状态线，KEYDAT是CPLD内部寄存器
当RD=0时，且KEY=0时，INDAT=OUTDAT

不知那位熟悉，这个逻辑怎么表达比较好，谢谢！

发表于 2010-5-26 14:25

你的逻辑关系不是挺清楚了。只不过你说的输入。输出总线都是双向总线。

发表于 2010-5-26 15:49

刚好最近在弄这个
assign data_out_buf = (read)? data:8'hzz;
assign data=(!read)?data_out_buf:8'hzz;
data是总线

发表于 2010-5-29 20:52

谢谢，解决了，嵌套了一层冒号表达式

问一个Verilog 程序的问题，实现数据总线

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