简单问题求助

只看该作者 · 2010-6-1 15:16

always @ (posedge clk or negedge rst_n)
if(!rst_n) cnt <= 24'd0;
else cnt <= cnt+1'b1; //循环计数

为什么上面的程序不加一条 if（cnt==24'hffffff)cnt<=0;
因为我记得C的嵌入式程序里面在累加前都会判断是否计数溢出，但是verilog的很多示例程序里我发现都没有这句判断是否计数已满的程序，是不是在FPGA里面不需要判断是否已满，满了以后+1就变为0了？

只看该作者 · 2010-6-1 15:28

是的，不过要看计数到多大把数据复位到零，如果只计数到100然后就回零，需要加一条if。

只看该作者 · 2010-6-1 15:30

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