熟悉MAX3000系列CPLD的请进

只看该作者 · 2010-6-4 13:35

我现在要用一片EPM3128A去扩展DSP的I/O，请问EPM3128这个片子上GCLK1、GCLK2、GCLRn、OE1这几个脚应该怎么连？
大家帮忙解答一下，不甚感激！

只看该作者 · 2010-6-4 13:55

自己顶一下！
在线等待。。。

只看该作者 · 2010-6-4 14:09

难道此版如此冷清？还是因为用CPLD的人太少了？

1万 · 2010-6-4 14:16

你等于是问这个片子怎么用，买几本书看下吧，这些管脚在内部是优先接到每个逻辑块的，做它本职工作的话延时最小，你的电路有全局时钟、全局清零、全局使能就可以接到上面。具体的花点钱买几本书看下。CPLD很好用的。

只看该作者 · 2010-6-4 16:34

非常感谢楼上的，我的确应该买点书看看！

只看该作者 · 2010-6-6 11:40

你也可以下载一下Altera、Xilinx公司主页上一些关于FPGA或者CPLD的资料，比如Handbook。个人觉得比较实用，仅供参考。http://www.altera.com.cn/literature/hb/max2/max2_mii5v1.pdf

只看该作者 · 2010-6-9 10:16

灰常感谢各位啊！

只看该作者 · 2010-6-10 20:53

简单总结一下：
由于cpld内部结构设计的原因，这些信号作为全局信号时，其延时比较小；
1、当然其他的引脚也可以用作时序电路的时钟信号、清零信号或使能信号，
只是用其他引脚时，根据布线池路由的结果，这些引脚上信号的延迟可能长短不等；
2、同样的，这些全局信号也可以当作普通的I/O脚来用，此时只是有点浪费他全局的能力而已。

只看该作者 · 2010-6-11 10:32

我也是初学，参考别人的直接把GCLK1接上晶振，其他的悬空就可以了
我想知道IO怎么扩啊？？？

只看该作者 · 2010-6-12 05:35

lz:如8楼所说，那几个脚都是全局，延时小，一致性好一般用于全局驱动、使能、复位等同步信号，如果有这类信号有些选这几个脚，如果没有就当普通IO口使用即可。

9楼：把CPLD的逻辑写成扩IO的功能就是了呀。。。

只看该作者 · 2011-11-10 15:25

也就是说CPLD可以不接时钟？那什么时候需要接呢？
还有 9楼说GCLK1接晶振，如何接？单片机的晶振用还用接电容，这里用不用？

只看该作者 · 2011-11-10 19:00

当然可以不接晶振，用不着就不接。晶振和复位都不是必选项，CPLD实现的组合逻辑可能用不到晶振和复位信号，就不接。

如果接晶振，接那种直接输出波形的晶振，方的，扁的，直接输出脉冲的。反正不是长条的晶体＋电容。

注意这几个管脚有的可能缺省被定义为输入管脚，带INPUT字样，缺省是输入，一般不要用来做输出，编译器通不过。

只看该作者 · 2011-11-10 21:34

12# dqyubsh
谢谢，我很想比较系统的深入得学习一下FPGA/CPLD ，你当时学的时候怎么学的？能不能推荐几本书？？

只看该作者 · 2011-11-11 09:28

哈，不是当时，是现时，就在学习。

我开始用CPLD做设计两年了，真正学习VHDL是近半年。目前手头有三块板都有CPLD，截至昨天，调通两块。另外一块曼码的不急用，不调了。

之前看过VHDL的书，不得要领。十一又进了四本，还是不得要领。主要是对语法比较陌生，更主要的是脑袋里没有电路的概念。个人理解，或者说VHDL要求，一个设计人员必须从电路单元的角度去搭建程序，VHDL是基于电路设计的编程语言，那就一定先有电路，然后再写成程序。脱离电路的程序，或者回避电路直接搞程序，都是不可取的，也很难得到正确结果。

熟练掌握数字逻辑电路，比如触发器、寄存器、锁存器、MUX、串并转换等都是最基本的电路单元，对此非常了解，组合起来才会得心应手。一个电路功能可以顺利地分解成多个电路单元，多个电路单元也能顺利地组合成一个完整的功能，我觉得这是对CPLD开发人员最基本的要求。

很久不做技术工作，这部分学习耽误了大量时间，恶补。对VHDL书籍来说，很惭愧，我用了一本10年前出的书，其中有一章，30页，就把语法说的很透彻很精准，这本书叫《电子设计自动化应用技术》。仔细阅读，抄了一遍，OK。

时序电路应该是FPGA的范畴，我不了解，不瞎说。

语言本身是小菜一碟，关键是电路设计的基本功。平时注意搜集单元电路（VHDL实现的单元电路），用时组合起来就容易了。俺这菜鸟没有老师，只有这条路可以走。

手握电路，心中无码——我的追求！