关于如何用CPLD检测外部信号上升沿的问题

发表于 2010-6-10 11:00

请教：如何用CPLD检测外部信号的上升沿···
注：程序最好用VHDL语言
谢谢！！！~~~~

发表于 2010-6-11 20:32

如果脉冲宽度不是很窄，可以给CPLD一个20M的时钟驱动，用这个时钟一直检测外部脉冲，当测试到有0，0，1这样的序列时认为有上升沿，0，1，1也可以，主要是防干扰的考虑。
另外，如果脉冲很窄，就不清楚怎么解决了，可以试试用这个被检测信号做时钟源来驱动内部的逻辑，但是这样很容易设计出异步系统...

发表于 2010-6-12 05:44

看你边沿多快了，快的话触发锁存就可以了，如果非常慢的话就先施密特整形再触发锁存。

还注。。。不会是作业不会做上网找答案的吧。。。=,=

发表于 2010-6-12 20:19

嘿嘿。我也觉得楼主是不是要交作业。

发表于 2010-6-13 16:10

这个也太简单了，都不应该成为问题

发表于 2010-6-15 16:37

看看书就知道，楼主提问的方式很像交作业

发表于 2010-6-16 11:53

让大虾们误解了
再请教一下关于VHDL中按键去抖的程序，思路也行

发表于 2010-6-19 01:32

还是像交作业。。。

发表于 2010-6-19 10:16

那就是作业帖了？