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FPGA毛刺怎么消除

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楼主
xcx3000|  楼主 | 2010-6-10 21:02 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
本帖最后由 xcx3000 于 2010-6-11 13:13 编辑


module acc(clk,temp);
input clk;
output reg [47:0]temp;
[email=always@(posedge]always@(posedge[/email] clk)
begin
temp<=48'D1407374883553+temp;
end
endmodule


以上是的哦VERLOG 语言编写 和仿真的结果 但有毛刺怎么消除 我用的是EP2C5T144C8

相关帖子

沙发
sinetech| | 2010-6-11 21:47 | 只看该作者
这个和FPGA没有关系,时时序的问题。也就是FPGA里经常会面临的竞争和冒险的问题,建议LZ查阅一些相关资料,一般都会介绍竞争和冒险产生的原因以及消除方法等。

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板凳
shen8103| | 2010-6-12 05:21 | 只看该作者
复杂的数字电路总会有的,CPLD会稍微好一点,这个很难消除,虽然也有一些优化的办法。关键是只要不影响正常功能使用就可以了。

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地板
xujin2002ji| | 2010-6-12 14:40 | 只看该作者
这个是同步电路,很正常的波形。 还需要销啥毛刺!

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5
shen8103| | 2010-6-13 14:41 | 只看该作者
是不需要,可能楼主觉得不太好看吧

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6
huang87975716| | 2010-6-14 22:10 | 只看该作者
楼主要是觉得不好看,可以选择功能仿真,那个事纯粹的逻辑仿真,没有时延,毛刺...在设置里面

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7
踢球老越位| | 2010-6-17 21:53 | 只看该作者
打多一级寄存器,毛刺消失的概率变大

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8
satellite025| | 2010-6-21 15:21 | 只看该作者
因为仿真时是ns级,而FPGA内部的信号延时也是ns级,所以仿真时会产生竞争冒险

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9
mqxue123| | 2010-6-21 16:43 | 只看该作者
程序和图好像对不上嘛

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10
icsocket.cn| | 2010-6-21 16:44 | 只看该作者
程序和图好像对不上嘛

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11
zhaoshifen| | 2010-6-25 12:19 | 只看该作者
楼上的都说了:程序和图好像对不上嘛。估计时钟使用错了。

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12
yadog| | 2010-6-25 16:19 | 只看该作者
hoho,楼上各位不要把竞争冒险及触发器setup/hold时间混为一团

个人愚见,两者根本不是同一个东东

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13
zhaoshifen| | 2010-6-25 17:11 | 只看该作者
楼上的,不是“把竞争冒险及触发器setup/hold时间混为一团”,大家说程序和图对不上的意思应该是说楼主的程序使用了clk触发的同步逻辑,但是图上显示的图形不是由clk触发,因为不知道图中采样时钟的频率,无法判断是由竞争冒险导致的波形不对,还是因为采样时钟本辨率不够导致的看上去好像有竞争冒险。而且,竞争冒险在后仿真时才会出现,我们没有办法判断楼主是功能仿真还是时序仿真。单就波形来说,不太好看,但是无法判断逻辑是否有错误,因为大家都感觉程序和图对不上。

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14
sytuxww| | 2010-6-29 13:22 | 只看该作者
加上reg应该会消除的

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15
ppxia| | 2010-7-3 17:49 | 只看该作者
D触发器!

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16
dlb05061131| | 2010-7-4 22:42 | 只看该作者
D触发器是个好东西,简单实用

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17
wsxy51| | 2010-7-6 15:40 | 只看该作者
波形图确实很奇怪,不知道lz是不是仿真时出了问题,你设计的这个程序最高能跑多少M?你仿真时clk设置的又是多少?使用每个fpga芯片时都要考虑它的实际性能

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18
wcl169| | 2010-10-15 09:51 | 只看该作者
看来毛刺作为初级问题大家研究的比较透了。

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19
sxhhhjicbb| | 2010-10-16 22:52 | 只看该作者
代码和图不是同一个事件的。常规来说clk信号是系统时钟,在图中显示的DB数据像是temp中的内容。temp<=48'D1407374883553+temp;这个加法器数据比较长。完成时间比较长。图中显示的不是毛刺,应该是在做加法的时候temp信号的中间态的值。楼主可以分析下毛刺的内容看是否是加法器的中间值。这个在signalTap中是不会有的。你的系统时钟无法采样到。

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20
TuBie| | 2010-10-19 19:31 | 只看该作者
请问楼主是用什么软件仿真的?

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