本帖最后由 xcx3000 于 2010-6-11 13:13 编辑
module acc(clk,temp);
input clk;
output reg [47:0]temp;
[email=always@(posedge]always@(posedge[/email] clk)
begin
temp<=48'D1407374883553+temp;
end
endmodule
以上是的哦VERLOG 语言编写 和仿真的结果 但有毛刺怎么消除 我用的是EP2C5T144C8 |
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