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[Verilog HDL]

eda分频器的问题

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楼主
h4207|  楼主 | 2017-6-21 21:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ENTITY clkdiv IS
PORT(clk : IN STD_LOGIC;
clk_div6 : OUT STD_LOGIC);
END clk_div;
ARCHITECTURE rtl OF clk_div IS
SIGNAL count : STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL clk_temp : STD_LOGIC;
BEGIN
PROCESS(clk)
BEGIN
IF (clk’event AND clk=’1’) THEN
IF(count=”10”) THEN
count <= (OTHERS =>’0’);
clk_temp <=NOT clk_temp;
ELSE
count <= count +1;
END IF ;
END IF ;
END PROCESS;
clk_div6 <= clk_temp;
END rtl;
哪一段程序实现产生占空比是1:1的分频信号??????还有哪里看他实现了多少分频???大神们解释下分频器这个东东

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沙发
gaochy1126| | 2017-6-22 20:07 | 只看该作者
这不是1:10的分频吗?

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updownq 2017-6-30 20:11 回复TA
对 
板凳
gaochy1126| | 2017-6-22 20:07 | 只看该作者
IF (clk’event AND clk=’1’) THEN
IF(count=”10”) THEN
count <= (OTHERS =>’0’);
clk_temp <=NOT clk_temp;
ELSE
count <= count +1;   


计数分频代码

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地板
gaochy1126| | 2017-6-22 20:08 | 只看该作者
正常还是可以使用PLL的IP核实现。

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