选择VHDL还是verilog HDL？

发表于 2010-7-19 16:10

本帖最后由 jancey 于 2010-7-21 09:30 编辑

一直在用VHDL语言，但是在网上看到好多人用Verilog。请问大家我有必要转型学Verilog吗？

发表于 2010-7-21 09:31

很有必要，verilog使用率很高，而且有vhdl基础，学起来很容易！

发表于 2010-7-21 09:39

Verilog比VHDL更加简洁好用,毕竟VHDL是政府开发的,Verilog是公司开发的. 但是目前很多大系统开发, 通常是这两种语言混合用, 因为系统模块可能来自不同公司和设计人员.

发表于 2010-7-21 09:46

那么 VerilogHDL 比 VHDL 更流行，是吧？

发表于 2010-7-21 09:57

恩，verilog更流行

发表于 2010-7-21 18:00

看哪里需要了，如果要进美国国防部就业，得学 VHDL.

发表于 2010-8-5 11:24

6# hsw_21

你好呀我看见你说就业也要学习VHDL，不见得吧，现在企业用Verilog的很多呢

发表于 2010-8-5 11:32

Verilog 简单方便

发表于 2010-8-5 15:40

都学吧，学了一个另一个就很简单了，看公司让你用哪个你就用哪个

发表于 2010-8-10 11:31

VerilogHDL 简单，方便，好学，正在学习中

发表于 2010-8-24 16:34

Verilog相对灵活，而vhdl相对严谨，一般台湾日本这些公司用vhdl多，。其实用什么语言不是关键，最主要的是电路。

发表于 2010-8-25 19:28

不管是VHDL，还是Verilog,它们仅仅是设计工具，只要一种掌握得很熟练就行了，语言这东西只是干活的工具而矣，千万不要以为学习了几种语言就是干了不少活，这是两码事。

发表于 2010-8-26 13:44

乱说了吧，亚太地区都是Verilog的天下。 11# wxfxwk1986

发表于 2010-8-27 10:01

我们上课用的是VHDL，但是课设和毕设用的是Verilog，貌似会学完VHDL后转到Verilog不是很难。

发表于 2010-10-17 15:58

我们EDA课程里教的是VHDL

发表于 2010-10-19 12:29

两者各有各的好

发表于 2010-10-20 12:35

vhdl一半是军用的吧商用一半是verilog