[求助]A3P125中使用同步FIFO的3个问题

只看该作者 · 2010-7-23 22:21

我使用A3P125芯片，V9.0开发环境，
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问题1：

同步FIFO中,如果使能流水线后，各种满、空标志位的产生时刻，
和不使用流水线情况下，满、空标志位的产生时刻会改变吗？
看贵公司的《FIFO中文应用笔记》，文档说不会改变，但是该文档11页和12页中有两张图，图13，和图14
却表明使用流水线与否，对标志的产生时刻，有影响，
那标志的产生时刻到底会不会改变？
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问题2：
《FIFO中文应用笔记》，说标准速度的器件内，FIFO的AFULL,AEMPTY标志最慢会在4.99ns产生，
那为何我经过LAYOUT后，SMARTTIMER报告却说，这两个标志的产生，是在写/或者读时钟后8.3ns
才能产生呢？

为何这么慢？有办法提高速度吗？我FIFO配置为 1024X 8bits.
会不会因为FIFO堆叠的原因，导致标志也变慢了？
看FIFO结构，似乎FULL，EMPTY这两个标志由于有寄存器锁存，所以，产生速度要快。

如果我也对AFULL,AEMPTY也使用寄存器锁存，会加快这两个标志的速度吗？
我想即使加入锁存，也只能在最后一级锁存，而不能在这两个标志产生的中间
环节形成流水线，所以也不会加快标志的产生，请问，我想的对吗？？
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问题3：
如上说，我FIFO配置为 1024X 8，那按我的理解，软件会使用两块FIFO4KX18宏，
先每块宏配置为512×8, 再堆叠1024×8深度。

可编译报告却说，使用了4块 FIFO4KX18，和我想得不一样。

请问，有办法能让1024X 8的配置，只使用两块FIFO4KX18宏资源吗？？

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请周工们解梦！谢谢！

只看该作者 · 2010-7-23 22:37

问题一：无论使用流水线还是非流水线都不会对标志位产生影响；

问题二：4.99ns是针对时钟周期为2.79ns而言的，不同的系统时钟参数肯定不相同；

问题三：你的理解是正确的，你将FIFO配置成深度为1024，宽度为8的话，会使用2块FIFO4K18，使用了4块是不是你还用了其他RAM资源？

只看该作者 · 2010-7-23 22:47

谢谢解答，

但是对问题2，我的理解是，无论时钟跑多快，这些标志，都因该在同步操作FIFO时钟的上升沿后延迟产生，
那这个延迟的时间，是不应该根据输入同步时钟不同而不同的，比如，我认为，系统跑1M，那标志也因该在
1M时钟的上升沿后，最多4.99ns就产生标志，而不因该象我设计报告中的，8ns后才产生。
问题3：纠正一下，我系统中，其实使用了2块FIFO,都配置成1024×8，因该理论上使用4个 FIFO4K18，除此之外，再无其他RAM资源了。
但是在实际报告中，却说使用了8个！！！！不知道是为什么。

只看该作者 · 2010-7-23 22:59

问题2：请问你的8ns是从哪里得出的？

问题3：如果你配置成2块1024*8的带硬件控制器的FIFO的话，确实只占用4块。

只看该作者 · 2010-7-24 22:47

8ns,来源于 LAYOUT后，timming analyzer 里的详细报告，

报告里说近空、近满这2个标志，产生于写/或者同步读时钟上升沿后的8.8ns左右。

有没有什么办法，能加快这两个标志相对于同步时钟上升沿后时间？

只看该作者 · 2010-7-24 22:57

你所说的8.8ns这个时间应该指的是近空近满信号的clock to output时间，这个时间与近空近满标志变有效的时间不同，近空近满标志变有效后，还有走线延时，这个时间可以在Designer软件的时序约束里进行约束，具体约束方法可查看周立功官网上Designer软件的应用与提高视频

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