关于肉夹馍和芯片良率那点事儿

那天，买了一个肉夹馍吃，吃了肚子疼，上了好几次厕所。回去找老板理论，老板说，昨天我卖出去一百个馍，只有你一个人反应肚子疼，你是想讹我吧！我说我不想诬赖你，千真万确，中午我除了夹馍根本没吃别的东西。老板说，这样吧，我退你钱。我说，不行，你得有所改正，万一以后再发生同样问题怎么办？以后更严重，把小朋友吃坏怎么办？老板说，你看，我的整个工序十几道，供应商也好几个，有可能是面粉的问题，有可能肉，有可能辣椒坏了，也有可能我烤馍没烤熟，我怎么改进呢？而且，唯一一个坏的夹馍，还让你给吃了，我查也没法查啊！我说，你要不改，我以后再也不来你这里吃了！

各位，你们觉得下次我还会去这家店吃肉夹馍么？

好吧，为了给非专业人士讲明白半导体良率这件事儿，处心积虑想出了这么个故事。但道理是相通的，每个晶圆厂（夹馍店）都希望自己的良率（夹馍质量）越高越好，这样大家都愿意来它这里投片（吃夹馍）。而每个IC设计公司都希望自己的产品成本越低越好，而且客户不要退货。

那么今天，我们就把晶圆，当做夹馍，来好好聊聊良率那些事儿。

我们知道，每一片晶圆上，都同时制造数量很多的芯片。例如下面这张图，但是，不同的芯片有不同的大小。大的Soc芯片，有可能一片晶圆上只有几百个甚至几十个芯片。而小的芯片，一个晶圆可以有成千上万颗。

我们把每一颗芯片看做一个肉夹馍，那么一片晶圆上这么多“肉夹馍”，有多少质量过关的“肉夹馍”，这个比例就是晶圆测试阶段的良率。就如上面那个例子讲的，老板一天卖出去一百个夹馍，只有一个是坏的。那么良率就是99%。

那么，这个良率和什么有关呢？一般来说，主要和下列因素相关。

1.生产工艺：生产工艺包括生产条件（厂房，设备，材料），工艺水平，工艺经验与管理。
2.产品设计方法：我们这里讲的是可制造性设计问题。
3.测试方法：测试技术与管理。

那么我们详细讲一下：

晶圆的生产工艺是非常复杂的，整个流片过程包含光刻、蚀刻、化学气相沉积、物理气相沉积、离子注入以及炉管等几百甚至上千步骤，需要单次或者多次进入不同的机台，这个可比肉夹馍的工艺复杂多了！每个步骤，都有可能导入缺陷。那么问题来了，客户在选择晶圆厂以及工艺的时候，还没有流过片，怎么知道这家晶圆厂好不好，这个工艺稳定不稳定，怎么预估自己的产品的良率和成本呢？

事实上，晶圆厂会给客户提供一个D0值（平均缺陷密度）以用来表征这个工艺的良率水平。根据这个Do值以及特定的计算公式（不同的晶圆厂可能提供不同的计算公式），可以提前预测产品的大概良率。

听上去是不是很神奇？那么这个Do是什么呢？又是怎么预测良率的呢？

其实D0就是表征这个工艺在晶圆单位面积上产生缺陷的概率。D0的推导是十分复杂的。但我们可以把这个概念简单化来理解它是一个什么东西，比如，一个肉夹馍，会夹100个肉丁，而100个肉丁里，会有1个肉丁是变质的。我们把这个缺陷密度看做0.01（1%）。另外一家店，同样100个肉丁里，会有10个是变质的，那么缺陷密度相对就是0.1（10%）。那么哪家的夹馍好呢？当然是0.01 要好于0.1. 一般来说，D0越小，表示这个工艺越成熟，良率越高。

当然，晶圆厂会不断完善和改进工艺，D0一般从刚开始研发到成熟量产的两年过程中会不断降低。下面请看32nm和22nm工艺当初的D0发展趋势。

问题来了，良率只和D0有关吗？

非也非也！我们再回到那个夹馍，100个肉丁里，有一个是坏的。如果我们切100份，坏的肉丁影响了一份，那么良率就是99%。如果我们把馍切1000份呢？那么那个坏的肉丁还是只影响一份，但这时良率就变成99.9%了。我们把每一份想象成一个芯片，那么芯片的面积越大，良率就越低。其实，换句更通俗的话讲，这和战争中胖子比瘦子更容易中弹是一个道理吧。请看下图关于D0、芯片面积和良率的关系：

关于神奇的D0，讲到这里结束了吗？还没有哦，大家要注意，对于芯片里Logic（逻辑）电路和SRAM（静态存储器）电路，D0是不一样的！为什么呢？因为SRAM的密度要比Logic大得多，那么同样是掉一颗缺陷，落在Logic区域的，可能就掉在空地上了，而掉在SRAM区域的，很可能影响电路。所以，晶圆厂针对Logic和SRAM提供不同的D0值，在预测目标良率的时候要根据芯片里面SRAM和Logic的面积比例综合考量哦。

试想，如果天上掉下来一颗石头，哪里伤亡更惨重呢？

这里讲的设计方法，和良率息息相关的主要是可制造性设计（DFM）和可测试化设计（DFT）。可制造性，顾名思义，就是设计的时候要考虑到制造的因素。同样一个设计，版图不同的画法、元器件摆放方向、位置，都有可能影响到最终的良率。这是当工艺越来越先进，线宽越来越小时所带来的不可逃避的问题。

一般情况下，当工艺进入65nm及以下，晶圆厂就会提供可制造性设计规则供IC设计公司检查。但是一般认为65nm及45nm工艺，可制造性设计规则是供参考的。因为工艺足够成熟，可以不必在设计上花费很大的精力去遵守可制造性设计规则。但是到了28nm及以下，可制造性规则就是必须在设计过程中严格遵守了。

DFT比较复杂，避免把大家讲糊涂，这里就先不详述了。

首先，需要强调一下，测试方法不会改变芯片本身的质量，不会因为不同的测试方法，将本身一个功能失效的芯片变成好的芯片。但是，经过优化的测试方法，可以在具有高测试覆盖率的前提下，控制成本又能降低在最终客户那里的DPPM(Defective Parts Per Million，表征质量的参数)，减少退货率。

晶圆生产出来后，在出晶圆厂之前，要经过一道电性测试，称为晶圆可接受度测试（WAT）。这个测试是测试在切割道（Scribe Line）上的测试键（TestKey）的电性能。测试键通常设计有各种原件，例如不同尺寸的NMOS、PMOS、电阻、电容以及其他工艺相关的特性。这一道可以当做是初选。那些有严重生产问题从而使得测试键的电性能超出规格之外的晶圆会在这一道被筛选出来，报废掉。这一道报废掉的晶圆，因为还没有出货到客户手里，所以是不收取客户钱的，由晶圆厂自己吸收。

WAT测试结束后，晶圆工艺就算完成。下一步就是来到测试厂这里进行测试。第一道晶圆切割前的测试我们称为CP (Chip Probing）, 因为这一道测试是在完整的晶圆上测的，用到的机台，我们称作Prober。每一个产品，都会有针对自己设计的Prober Card, 上面根据芯片的测试焊盘（Pad）的位置装有对应的测试探针及电路与测试台连接。每次测的时候，测试头从上面压下来，探针就会扎到Pad上，然后供电进行测试。

讲到这里，不得不提一下测试的成本问题。通常情况下，我们会发现，一个IC产品，测试的费用占了整体成本的很大一部分。所以，怎样将测试程式优化到简单而高效（达到必要的测试覆盖率），就是IC设计公司的测试工程师的工作了。测试程式越简化，需要的测试时间就短，测试成本就下降。

一般，在CP阶段，为了节约成本，不会测到全部芯片的功能。比如，有一些需要用到昂贵测试机台的模拟功能测试，可能在CP阶段就被省略，放到后面的FT（Final Test）再进行。

除了在测试程式上优化，在测试方法上优化也是大家一致在努力的方向。