针对AD输入阻抗低导致AD不准不稳的解决办法

只看该作者 · 2010-7-26 18:59

本帖最后由 int3 于 2010-7-26 19:02 编辑

个人愚见，希望高手拍砖
第一种现象：
很多开发工程师养成设计前通过理论计算的习惯，但计算AD转换后的数字与
实际测量后发现偏差大。这是由于AD输入阻抗低，而测量电路输出阻抗高。
产生分压效果导致的。
第二种现象：
主程序查询方式，由于程序运行一周的间隔时间会有偏差。导致每次采样完后充电时间不同，导致AD转换结果有偏差。
针对AD输入阻抗低导致AD不准的解决办法
解决办法：
1、AD采样间隔时间一样。
2、AD每次转换完，关闭AD使IO工作在输入态（避免低输入阻抗放电）

目前只想到这两点，希望高手补充。

只看该作者 · 2010-7-27 11:18

本帖最后由 bananarer 于 2010-7-27 11:20 编辑

应该这样解释AD要求的输入阻抗 10kohm.
ADC里面都有一个采样电容，当开始采样的时候，由外部信号源对采样电容充电，采样结束则停止充电，采用保持电路对采集到的电压保持并且比较转换。
信号源的输出阻抗太大，则在采样时间内，电容没有充电到信号源电压一样，这样就会有压差，导致采集到的电压不对。那么，转换出来的电压肯定不对。此时必须增长采样时间，保证采样电容充满电，就不会有问题了。
至于楼主说的
“1、AD采样间隔时间一样。
2、AD每次转换完，关闭AD使IO工作在输入态（避免低输入阻抗放电）
”
本人觉得没有什么大用，最主要还是要增长采样时间

只看该作者 · 2010-7-27 21:57

本帖最后由 int3 于 2010-7-27 22:09 编辑

IC内部采样电容式5-10个PF，AD转换前几个时钟就是为了给它充电的。
一但打开AD功能，就会有漏电。这个你可以测试。
AD采样时间间隔一样是为了稳定。
每次AD转换完关闭AD是为了准。
当然采样间隔时间长点，AD时钟慢点更好

2万 · 2010-7-29 19:59

这么复杂

只看该作者 · 2010-8-1 10:20

当你碰到时就有用了，这是最近一个实际项目得到的经验。

只看该作者 · 2010-8-2 17:57

在AD采样前面加一个电压跟随不就可以增大输入阻抗

只看该作者 · 2010-8-3 08:40

在AD采样前面加一个电压跟随不就可以增大输入阻抗
pkat 发表于 2010-8-2 17:57

对的。用运放做一个跟随就最好了。就怕成本有问题

只看该作者 · 2010-8-3 20:02

学习了，我们公司领导画的电路AD采样电路端口都加一个电压跟随器，现在有些明白了。

2万 · 2010-8-4 23:17

之前还不知道……

针对AD输入阻抗低导致AD不准不稳的解决办法

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