问个锁相环的问题

只看该作者 · 2007-4-20 20:58

一般，锁相环要求消除相位抖动吗？

1万 · 2007-4-22 12:24

没有消除这个概念，因为不可能完全消除，否则也就不会称之为锁“相”，跟踪控制的环路不论多快都是滞后于输出来的信号而调整的。

只看该作者 · 2007-4-22 16:46

如果把锁相环的输出时钟和跟踪控制环路的控制信号当作一个独立的系统来看待，把锁相环的输出时钟作为这个系统的输入和跟踪控制环路的控制信号作为这个系统的输出，这个系统便是一个因果系统，即输出是由输入引起的，而不可以领先于输入，因而任何妄图通过调整控制电路来“消除“时钟输出的相位抖动的做法都是徒劳的。
但是锁相环是一个反馈系统，下一输出时钟却是依赖于上一输出时钟的控制环路输出，看似调整现在的移相控制信号，便可以调整下一次的时钟输出，我昨天设计了这样的一个电路来“消除“相位抖动，电路由两个d触发器和三个门组成，输入q代表了当前输出时钟的相位与输入码流相位状态的比较结果，为“1”时，代表相位超前，为“0”时代表滞后，电路中A,B,C三点代表了三次调整之后输出时钟的相位与输入码流相位状态，如果ABC=101或010则代表相位有抖动，control_out输出为“0”，ABC其他组合时control_out输出为1，control_out可以关闭和打开相位调整控制电路，结果可想而知，失败了！
消除相位抖动的电路或是程序都会难以分辨失锁信号和消除掉相位抖动的信号，于是这样的电路和或是程序只可以锁相一次。
虽然这是一次失败的经历，但是我却可以从这次失败的设计（有点异想天开）中得到教训不知道那位大虾能从控制理论高度帮我总结一下，先谢谢了

只看该作者 · 2007-4-22 17:14

“把锁相环的输出时钟作为这个系统的输入和跟踪控制环路的控制信号作为这个系统的输出，这个系统便是一个因果系统”
这个时候相差为0，时钟保持不变，频率和相位取决与锁相环自身的振荡器。

没太看懂你的设计，不过看你的CODE_IN，输入的是一段码流，这个信号并非周期信号，按你的图D触发器的相位调整幅度不定而且过大，无法锁定。

按你的图来看，你应该是要同步一个异步串行信号，然后提取其中的时钟，用边缘检测，重触发本地时钟的方法应该要比较合理些。

只看该作者 · 2007-4-22 19:00

正如ls所说，是要同步一个异步串行信号，然后提取其中的时钟，用边缘检测。
输入q代表了当前输出时钟的相位与输入码流相位状态的比较结果，为“1”时，代表相位超前，为“0”时代表滞后：
相位锁定过程大概如此：假设初始状态为相位超前，则锁定相位过程中q值变化应该为：“111...1110101010101..”，前面的“1”的个数由相位初始和锁相环的精度决定，“0101..01..”代表了相位被锁住并抖动着，加上了我设计的电路结果锁定过程变成了“11111...10110110110...”只是消除了“01010101..”没有达到“消除”抖动的目的，设计失败了。
我的问题意思是说假设有办法让q输出为“1111101111..”则后面的连“1”难以分辨失锁信号和消除掉相位抖动的信号，于是这样的电路和或是程序只可以锁相一次。那位大虾能从控制理论高度帮我分析一下，锁相环的抖动不可以被“消除”，2楼大哥解释的很好，不过太感性了，我是通信专业的，对控制理论这一块不熟悉，我想这个在反馈控制系统的理论中应该可以找到合理的解释。

只看该作者 · 2007-4-22 20:05

要提取时钟，设置一个和输入码流时钟频率相同的振荡器，每个沿重新触发时钟，就能达到同步的目的。

问个锁相环的问题

相关帖子

相噪是PLL的一个关键指标，

谢谢zgl7903

菜鸟试着解释下

说一下我设计的电路失败的原因

说实话，很难看懂你要表达的意思

核心会员奖章

湍急之河流

偶尔光临

技术新星奖章

技术奇才奖章

无冕之王奖章

沉静之湖泊

以坛为家