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Cadence 的Verilog-XL可以做门级功能仿真吗？

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 楼主| irun2 发表于 2010-8-4 22:21 | 显示全部楼层 |阅读模式
功能仿真, cadence, verilog, imu, ST
对门级仿真这个定义我不是很确定，我的理解是经过DC综合后生成门级网表，然后用这网表在Verilog-XL（用verilog编写stimulas）或者其它工具做仿真。同事说这不能叫门级仿真，他说门级仿真是指晶体管级的仿真，要用AMS。
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zhang_2000 发表于 2010-8-17 20:49 | 显示全部楼层
cadence  的  NC-Verilog  可以做门级仿真

DC 综合的后的门级网表 + *.SDF
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