发新帖我要提问
返回列表
打印
[Actel FPGA]

管脚分配问题

[复制链接]
1093|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
huzixian|  楼主 | 2010-8-8 14:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
管脚分配, des, Design, Designe, designer
用Libero中的Designer是，给输入选择管脚时怎么只有四个管脚可以选啊，而且在030的板子上都没有引出。其他的有很多管脚时空闲的啊，用Designer分配管脚时有什么特殊要求吗

使用特权

评论回复 赏

相关下载

相关帖子

沙发
bit6019| | 2010-8-16 21:40 | 只看该作者
某些高扇出系数的引脚如时钟，复位信号，只能从某些特定的全局引脚输入。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

huzixian

262

主题

1534

帖子

2

粉丝