FPGA使用不同时钟读写SRAM问题

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 楼主| wuxbfl 发表于 2010-8-10 14:37 | 显示全部楼层 |阅读模式
我现在使用的硬件cy7c68013A +EP1c6q240+256KB的SRAM;需要实现的功能:使用FPGA采集外面数据(6M,8bit),存储在SRAM中,同时将存储的数据使用48M的速度通过cy7c68013A(FIFO SLAVE EP6 512X 2 AUTOIN )传送到计算机中。现在存在的问题是:FPGA 如何处理 6M写入,48M读出的冲突(几乎是同时读写),请各位高手帮帮忙,谢谢。
mr.king 发表于 2010-8-10 14:57 | 显示全部楼层
你肯定68013能48M输出给PC(其实与PC的USB占用带宽有关),那你不必要用SRAM,靠FPGA内部的块状RAM做FIFO,算起来512B的FIFO够了,为了防止USB忙,不妨把FIFO开到8K,并在FIFO的几乎满设置为513B,这样68013只要看到FIFO有》512B的数据就取走,因为读的平均速率高于写的速率,68013基本是再等FIFO有512个可取走得数据
 楼主| wuxbfl 发表于 2010-8-10 15:38 | 显示全部楼层
内部FIFO最只能使用8K,我使用过,要丢数据,在使用FIFO(8K)时,外部数据速度大于2M就要丢数据,所以我现在想使用SRAM。
 楼主| wuxbfl 发表于 2010-8-10 15:40 | 显示全部楼层
USB时钟虽然是48M,但每包数据间的延时比较大,我测试过,最大时会有4ms左右,不知道有人遇到过这个现象没有?
ar_dong 发表于 2010-8-11 08:49 | 显示全部楼层
设计个模块把sram变成个大fifo或者双口ram,要不用两个sram乒乓切换
 楼主| wuxbfl 发表于 2010-8-11 09:22 | 显示全部楼层
5楼,请问下,如何将SRAM设计成大FIFO? 我现在用的是外购的实验板,只有一片SRAM,难做成乒乓结构。我的QQ:3281606,wuxbfl@163.com
ar_dong 发表于 2010-8-12 09:05 | 显示全部楼层
我没设计过,看别人设计过
输入加个小fifo,输出加个小fifo,sram有自己的时钟和控制模块.控制模块根据两个fifo的状态与两个fifo交换数据
 楼主| wuxbfl 发表于 2010-8-19 15:12 | 显示全部楼层
我试了,还是没有成功,哪位还有更好的办法,请告知,谢谢。
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