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[Actel FPGA] 综合前后仿真不一致

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 楼主| bit6019 发表于 2010-8-13 22:53 | 显示全部楼层 |阅读模式
后仿真, 时序, 源程序, verilog, 时序图
我用的是030，发现综合前仿真的时序图是所期望的输出脚有波形输出，但综合后再仿真发现得到的时序不对输出脚无波形，是源程序的原因么，我是否需要优化verilog源程序
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linux1 发表于 2010-8-15 22:00 | 显示全部楼层
估计是对一个输出的赋值条件过多，改用有限状态机的思路解决
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金鱼木鱼 发表于 2010-8-20 18:56 | 显示全部楼层
很多时候是要对程序进行修改。
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