基于cpld的简易祯同步提取电路,只用18个LE,最高支持时钟61M

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 楼主| 94179411 发表于 2007-9-25 09:38 | 显示全部楼层 |阅读模式
倾情奉献我刚刚设计的简易祯同步提取电路,可以提取7位巴克码的祯头。只用了18个LE哦,最高支持时钟61MHz,请各位高手批评<br />http://www.edires.net/bbs/topic.aspx?topicid=3326
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