两个关于FPGA的问题

只看该作者 · 2010-8-17 14:44

1 FPGA在出厂后未配置前管脚是三态的么/高阻？（xinlix)
2 FPGA在配置后如果不给主时钟，管脚是三态的么/高阻？

只看该作者 · 2010-8-17 15:33

xilinx的FPGA管脚配置是由软件编译器设置的，如果你不进行配置的话，一般采用缺省配置，不会出现不配置的情况，而缺省配置也都可以更改的。
FPGA管脚三态与高阻有很大的区别！

只看该作者 · 2010-8-18 15:28

1 FPGA在出厂后未配置前管脚是三态的么/高阻？
2 FPGA在配置后如果不给主时钟，管脚是三态的么/高阻？
3 FPGA在配置后未使用引脚默认状态是什么，可以在ISE选择UNUSED PIN 的状态么（缺省是什么），在哪里设置？实际测量好像是低但看不出是输入还是输出
回答
1.应该是高电平或高阻态的吧；
2.要看管脚输出的信号是时序的还是逻辑的，逻辑电路的话没有时钟也可以输出，时序电路的话还是初始状态，高电平或高阻态
3.未使用引脚默认状态是0吧，设置unused pin的，Generate programming File上点右键选Properties..
在Configuration Option里有个Unused IOB PINs，里面有PULLUP，PULLDONW和FLOAT，可设置不使用PIN脚的状态

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