FPGA的IO口供电电压下降的原因

发表于 2010-8-17 20:45

不工作，上电后，FPGA的IO口供电电压为5V，

发送命令，进入工作模式发现，FPGA的IO口从5V
下降到2.5V，而且是周期性的，请问这是怎么回事呢？

是栓锁还是什么原因？？

发表于 2010-8-17 20:47

刚刚说的不准确

应该是

“

请教一个问题
FPGA不工作只上电时候，IO口供电端引脚是5V（正确的）

但是在工作时候IO口IO口供电端引脚电压周期性下降到2.5V然后又升到5V，然后是2.5V……
请问这是怎么回事呢

”

发表于 2010-8-19 20:18

看看是不是VM0或者是VM1电压没接

发表于 2010-8-20 23:04

什么是VM0或者vm1啊

发表于 2010-8-20 23:20

IO口的电压供是是由芯片的IOBANK供电。由FPGA控制。5V的电压是IO口的极限电压，慎用。

发表于 2010-8-20 23:21

Actel FPGA 的I/O Bank是3.3V的，不能把5V的电压直接接到I/O口，在速度不高情况下可用分压电路来处理。

发表于 2010-12-6 14:41

我算是长见识了。

发表于 2010-12-11 13:10

是外部下拉造成的吗？还是板子消耗电流太大的原因？

发表于 2010-12-27 09:40

你怎么把5V的电压直接接到I/O口呢？

[Actel FPGA] FPGA的IO口供电电压下降的原因