关于上拉电阻的理解误区

只看该作者 · 2010-8-17 21:22

本帖最后由 guwu 于 2010-8-18 10:11 编辑

这个电路是从一篇文献上看到的，我发现对上拉电阻的理解，好像不对了，以下是我原来对上拉的理解，请大家指点
如果没有9012和基极偏置电阻，那么IO扣可以被拉到5V，因为单片机IO口输出高电平时，相对于上拉电阻来说单片机一路的阻抗很大，这样电源的5V电压绝大部分落在IO口上。也就是说IO口对外表现的5V是由于电源的存在，单片机本身IO口电压，还是3.3V。
现在有了9012和基极电阻后，上拉电阻是不是就没有意义了，因为相当于单片机一路和9012一路并联，落在IO口上的电压不会被拉高。
图上基极电阻是3K，上拉电阻是10K，不好意思

2万 · 2010-8-17 21:28

此“上拉”电阻的作用是为了保证驱动口高时（也许是弱上拉，如MCS-51），三极管可靠截止。

只看该作者 · 2010-8-18 10:12

此“上拉”电阻的作用是为了保证驱动口高时（也许是弱上拉，如MCS-51），三极管可靠截止。
HWM 发表于 2010-8-17 21:28

我不明白的就是：这样的情况能否将基极电压拉高？

3万 · 2010-8-18 10:30

3楼：
2楼HWM说的是“三极管可靠截止”，你想想，该管基极电位高截止，还是电位低截止？

只看该作者 · 2010-8-18 12:23

应该是低电平时截止吧

只看该作者 · 2010-8-18 14:19

3楼：
2楼HWM说的是“三极管可靠截止”，你想想，该管基极电位高截止，还是电位低截止？
maychang 发表于 2010-8-18 10:30

是高截止啊，它是PNP管，但问题是10K和3K能把电压拉到多少呢？
是不是该这么理解：IO口点位高时，9012截止了，这是两遍的阻抗都很大，相对于10K来说，5V大部分都落在IO口上？

只看该作者 · 2010-8-20 23:07

我同意2楼的说法

只看该作者 · 2010-8-21 09:02

是不是上电时让三极管可靠截止?单片机复位后IO口为高阻输入.

只看该作者 · 2010-8-21 09:56

路过学习一下

只看该作者 · 2011-2-10 15:57

8楼说的有道理

4万 · 2011-2-10 18:50

8楼说的不对，MCU复位后，IO为弱上拉态，高阻输入需要专门配置且MCU要支持才行。弱上拉时，IO对电源有数十K的阻抗，远远谈不上高阻。

4万 · 2011-2-10 18:51

楼主电路中，如果MCU是3.3V的，上拉电阻必须有，如果是5V的，可以不用，晶体管已经可以可靠截止，但干扰较严重时最好还是加上。

只看该作者 · 2011-2-10 20:09

12楼，大哥，如果MCU是3.3V的，电路如LZ图所示，即使有上拉电阻，三极管能关断吗？
请教下，如果是5V的，可以不用，晶体管已经可以可靠截止，但干扰较严重时最好还是加上。请教下，干扰严重时，加上了有什么用，能否说的具体些，十分感激！！！

4万 · 2011-2-10 20:30

3.3V的MCU输出高电平最多也就是3.3V，比5V低0.7V以上，晶体管会因此导通，加上拉电阻才能拉到5V，但要求MCU的IO是5V兼容型，这类MCU其IO内部的钳位二极管对电源的导通电压为5.2V左右。
在5V系统中，如果不加上拉电阻且干扰较为严重，如果该IO到晶体管基极的连线也比较长，则可能会感应到较强能量，而MCU内部的上拉电阻阻值较大，通常在50－100K间，偏置较弱，感应强到一定程度仍可能造成晶体管发生瞬态微导通，有可能导致误动作，加外置上拉电阻相当于减小了合成上拉电阻的阻值（二者是并联的关系），偏置能力自然更强，出现误动作需要的能量会因此大很多，所以抗干扰性会因此提高。