状态机嵌套怎么实现？

只看该作者 · 2010-8-18 14:17

我想用verilog写个嵌套的状态机。大的状态机有四个状态，写在顶层模块。每个状态分别有一个小的状态机。由于很对，小的状态机分别写在另一个模块里，现在问题是怎么去调用它？也就是顶层怎么去调用那个小的状态机。
还有一个问题是如果小的状态机里也用always@（posedge clk）那么在外部状态机调用时，那不是整个状态机就有两层always@（posedge clk）了？这样电路是不是有问题？
另外一种办法是在在新的模块用任务来写小状态机，但是不知道在顶层模块里怎么调用外部模块的任务呢？

希望各位讲解讲解，谢谢。

只看该作者 · 2010-8-18 15:22

自己顶一下。

只看该作者 · 2010-8-18 15:29

顶层模块状态机输出一些控制信号来控制小状态机

状态机嵌套怎么实现？

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