| Xilinx ISE 使用入门手册3 | 3）逻辑综合（Synthesize）
选中Synthesize选项，点 进行参数设置，可以对任何操作进行参数设置。设置完成后，双击Synthesize选项，或右键选择Run选项。对其他两个VHDL程序进行同样的操作。
图4.35 综合参数设置示意图
图4.36 综合完成后界面
4）设计中的有关仿真
(1) 创建Testbench波形源文件
在工程项窗口Project Window的源文件中选中count_t.vhd ，用鼠标右点，在弹出的窗口中选择New Source（如图4.37所示），出现New对话框，再选择Test Bench Waveform文件类型，并输入文件名wave_1，点击下一步，再点击下一步，完成创建并进行初始化时间设置（如图4.38所示）。
图4.37 选中源文件并创建Testbench波形文件
图4.38 创建Testbench波形文件的初始化时间设置
(2) 设置输入信号初始值
根据被仿真模块的设计要求，对各个输入信号进行初始化设置（如图4.39所示）。初始化设置完毕后将testbench文件存盘，这时HDL Bencher会提示我们设置希望仿真的时钟周期数（默认值为1），设置完毕后点击OK退出HDL Bencher。
图4.39 输入信号的初始设置
(3) 生成预期的输出响应
由于系统时钟为50MHz，要分频实现1Hz时钟波形过长，因此，下面以sec_1.vhd为例介绍仿真。
选择对应sec_1.vhd的仿真波形文件wave_3.tbw，执行Generate Expected Simulation Results操作(如图4.40所示)，即可得到预期的输出响应波形(如图4.41所示)，从图中可以看出，输出响应的波形满足设计要求。点击 ，可查看测试激励的覆盖率(如图4.42所示)。
图4.40 生成预期的输出响应操作示意图
图4.41 生成预期的输出响应
图4.42 测试激励的覆盖率示意图
（4）使用ModelSim进行仿真
根据HDL Bencher中产生的预期结果，接着就可以使用Modelsim进行仿真（Simulate）Modelsim进行仿真可分为行为仿真（亦即功能仿真）和布局布线后仿真（时序仿真）。
我们先进行行为仿真。选择wave_3.tbw，执行Simulate Behavioral VHDL Model（行为仿真）操作（如图4.43所示），可得到如图4.44所示的行为仿真结果，从仿真波形可以看出，仿真结果是正确的。仿真完后关闭Modelsim主窗口退出Modelsim。
图4.43 行为仿真操作示意图
图4.44 行为仿真波形图
再进行时序仿真：选择wave_3.tbw，执行Simulate Post-Place & Route VHDL Model（布局布线后仿真，即时序仿真）操作（如图4.45所示），可得到如图4.46所示的时序仿真结果，从仿真波形可以看出，仿真结果是正确的,并且从输入到产生输出，有一定的时间延迟。仿真完后关闭Modelsim主窗口退出Modelsim。
图4.45 时序仿真操作示意图
图4.46 时序仿真波形图
依照上述的操作步骤，分别对其他程序进行有关的仿真及分析。
|
|
楼主
标题置顶
标题高亮
