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[Actel FPGA] 关于vhdl中信号赋值问题

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 楼主| bit6019 发表于 2010-8-23 23:57 | 显示全部楼层 |阅读模式
VHDL, 信号, PROCESS, TI, ic
end process;
    BAUDTICK <=  iBAUDTICK;
end rtl;

if(iCounter = "11") then这样可以在么  我在仿真中怎么不能实现这个条件为真啊
如果可以 在仿真中 就是每4个时钟周期 BAUDTICK 该变换一次 对么
可是为什么我仿真的时候不能实现 始终BAUDTICK=1呢
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bairan168 发表于 2010-11-13 15:45 | 显示全部楼层
先把问题顶上去，我也想知道。
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金鱼木鱼 发表于 2010-11-13 21:40 | 显示全部楼层
counter怎么数的？说详细点
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