发新帖我要提问
返回列表
打印
[Actel FPGA]

关于vhdl中信号赋值问题

[复制链接]
1822|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
bit6019|  楼主 | 2010-8-23 23:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 信号, PROCESS, TI, ic
end process;
    BAUDTICK <=  iBAUDTICK;
end rtl;

if(iCounter = "11") then这样可以在么  我在仿真中怎么不能实现这个条件为真啊
如果可以 在仿真中 就是每4个时钟周期 BAUDTICK 该变换一次 对么
可是为什么我仿真的时候不能实现 始终BAUDTICK=1呢

使用特权

评论回复 赏

相关下载

相关帖子

沙发
bairan168| | 2010-11-13 15:45 | 只看该作者
先把问题顶上去，我也想知道。

使用特权

评论回复 赏
板凳
金鱼木鱼| | 2010-11-13 21:40 | 只看该作者
counter怎么数的？说详细点

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

bit6019

221

主题

1344

帖子

1

粉丝