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四种常用FPGA/CPLD设计思想与技巧(2)

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yun888|  楼主 | 2010-8-24 10:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
四种常用FPGA/CPLD设计思想与技巧(2)
当向一块RAM写数据的时候,从另一块RAM读数据,然后送到处理单元处理,此时每块RAM的容量仅需2560位即可,2块RAM加起来也只有5120位的容量。

另外,巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图2所示,数据缓冲模块采用了双口RAM,并在DPRAM后引入了一级数据预处理模块,这个数据预处理可以根据需要的各种数据运算,比如在WCDMA设计中,对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为100Mbps,乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。

A端口处输入数据流速率为100Mbps,在第1个缓冲周期10ms内,通过“输入数据选择单元”,从B1到达DPRAM1。B1的数据速率也是100Mbps,DPRAM1要在10ms内写入1Mb数据。同理,在第2个10ms,数据流被切换到DPRAM2,端口B2的数据速率也是100Mbps,DPRAM2在第2个10ms被写入1Mb数据。在第3个10ms,数据流又切换到DPRAM1,DPRAM1被写入1Mb数据。

仔细分析就会发现到第3个缓冲周期时,留给DPRAM1读取数据并送到“数据预处理模块1”的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms,这个时间是这样得来的:首先,在在第2个缓冲周期向DPRAM2写数据的10ms内,DPRAM1可以进行读操作;另外,在第1个缓冲周期的第5ms起(绝对时间为5ms时刻),DPRAM1就可以一边向500K以后的地址写数据,一边从地址0读数,到达10ms时,DPRAM1刚好写完了1Mb数据,并且读了500K数据,这个缓冲时间内DPRAM1读了5ms;在第3个缓冲周期的第5ms起(绝对时间为35ms时刻),同理可以一边向500K以后的地址写数据一边从地址0读数,又读取了5个ms,所以截止DPRAM1第一个周期存入的数据被完全覆盖以前,DPRAM1最多可以读取20ms时间,而所需读取的数据为1Mb,所以端口C1的数据速率为:1Mb/20ms=50Mbps。因此,“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。同理,“数据预处理模块2”的最低数据吞吐能力也仅仅要求为50Mbps。换言之,通过乒乓操作,“数据预处理模块”的时序压力减轻了,所要求的数据处理速率仅仅为输入数据速率的1/2。

通过乒乓操作实现低速模块处理高速数据的实质是:通过DPRAM这种缓存单元实现了数据流的串并转换,并行用“数据预处理模块1”和“数据预处理模块2”处理分流的数据,是面积与速度互换原则的体现!

串并转换设计技巧

串并转换是FPGA设计的一个重要技巧,它是数据流处理的常用手段,也是面积与速度互换思想的直接体现。


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沙发
shenjun8819| | 2010-10-7 18:51 | 只看该作者
比较有帮助,谢谢

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板凳
fredhuang| | 2010-10-9 22:54 | 只看该作者
简单易懂。学习啦。

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地板
wxfxwk1986| | 2010-10-10 22:01 | 只看该作者
在第3个缓冲周期的第5ms起(绝对时间为35ms时刻),同理可以一边向500K以后的地址写数据一边从地址0读数,又读取了5个ms,

这点写的是不是有问题呀,看不懂,第3个周期的5ms绝对时间应该是25ms吧。另外这时读的地址应该是500k以后的地址吧。求解释

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5
laurajiang| | 2010-10-10 23:31 | 只看该作者
很受用,谢谢!

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6
formula555| | 2010-10-11 15:38 | 只看该作者
不错。这是2,我再找找其他的。

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7
tlong1919| | 2010-10-11 16:00 | 只看该作者
不错.......

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8
lixiaoxu2meng| | 2010-10-12 08:03 | 只看该作者

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9
gly_kingdom| | 2010-10-12 10:46 | 只看该作者

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10
hpzax| | 2010-10-12 12:45 | 只看该作者
很受用,谢谢!

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11
hanker510| | 2010-10-13 12:25 | 只看该作者
谢谢

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12
le062| | 2010-10-13 20:43 | 只看该作者
晓得了 谢谢

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13
huangjianhuang| | 2010-10-19 09:48 | 只看该作者
:Q呵呵 很多书上都有哦

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14
jc981| | 2010-10-20 08:16 | 只看该作者
很想学,但不知有没有足够时间去学

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