IP核的组合问题

只看该作者 · 2010-8-24 21:28

大家好，小弟最近初学FPGA，看到书上内容讲到调用IP核那一章。

发现书上说RAM,FIFO之类的一般都用它的IP核，而不是自己写HDL,因为它的综合和资源等方面比自己写的verilog HDL还要好,而且在实际项目开发中还节约时间。

然后我学着书上的方法，分别调用了RAM和FIFO的IP核，功能仿真以后，看到了正确结果。

但是现在我想能不能把几个IP核相结合，做个稍微复杂点的东西，不知道怎么组合，还请各位指教。

只看该作者 · 2010-8-25 18:37

把IP核与其他VHDL VERILOG 等在TOP原理图中连线

只看该作者 · 2010-8-26 08:55

2# mr.king

首先谢谢你的回复。在TOP层将IP核与其他原理图进行连接，这个方法我知道。

我的意思是能不能把建立的几个IP核，譬如RAM，FIFO与其他的原理图结合起来，
完成某个功能。

因为我不想只是单独生成RAM，或者FIFO，然后看它的功能仿真，我想看几个东西相结合的效果，还请指教。