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RE 测试高频谐波不过

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zhizuzhe|  楼主 | 2017-8-13 13:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
谐波, 时钟, RGMII, FPGA, 联电
本帖最后由 zhizuzhe 于 2017-8-13 13:51 编辑

系统主要就是2个网口，RGMII接口，跑100M，所以时钟和信号都是25M，但是FPGA内部时钟是125M。
做RE测试的时候，发现125M的3/5/7次谐波超标。。。
已经改过网口的时钟幅度，能小一点点，但还是超。 调整RGMII phy tx方向的串联电阻，无效或更糟。
请高手赐招！！

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沙发
锦绣青春| | 2017-8-19 16:00 | 只看该作者
你好    做EMC出现问题，首先不要盲目的去整改，特别是直接就该时钟频率。整个电路使用的频率都没超过200M，超的位置全在350M—1G间，就不要考虑时钟频率了。具体我也不好说，首先电路设计是一方面，还有就是电源（是否是开关电源），最好说一下是什么产品，这样会更好判断一下。要是还没整改过，可以加我蛐蛐 201024577

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板凳
ljrjunrong| | 2017-9-1 16:52 | 只看该作者
电路中是否使用了125MHz时钟？目前看这个波形，电源的可能性不大。

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地板
ljrjunrong| | 2017-9-1 16:54 | 只看该作者
目前看很有可能是125MHZ时钟的奇数次谐波，可以参考。微信jr0570168

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5楼
firefight4321| | 2017-9-5 13:37 | 只看该作者
时钟线始端加CR滤波。FPGA驱动电流改小。绝对能过。

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6楼
qqbacon1s| | 2017-9-10 00:04 | 只看该作者
看超的应该是125M时钟，你们是用FPGA模拟的RGMII吗

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7楼
CCBSKY| | 2017-9-17 10:21 | 只看该作者
PCB上需要处理

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8楼
xunchangreng| | 2017-9-18 08:48 | 只看该作者
初步估计，应该是晶振、PLL锁相环、电源和退藕等处理的不好。
这个肯定要看原理图和PCB图，否则没法找原因？

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9楼
bqyuuu| | 2019-2-27 18:16 | 只看该作者
FPGA的电源脚的电容看下，是否靠近IC， layout可以发出来看下

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10楼
skm2008| | 2019-3-20 12:09 | 只看该作者
高频通过屏蔽处理较好

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11楼
syqueer| | 2019-4-8 15:18 | 只看该作者
大神

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12楼
pleee| | 2019-4-8 15:27 | 只看该作者
可以从接口或者pcb布局两种方法上整改。

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13楼
jls1976| | 2019-6-14 14:38 | 只看该作者
主要还是要从PCB上更改是最佳方法

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14楼
kwiewie1988| | 2021-11-18 17:55 | 只看该作者
在晶振25M和125M，加磁珠、RC，但估计改善不明显，主要原因是RF射频电流在回流路径上遇到高阻抗（如PCB地的裂缝、过孔、开槽等），这个高阻抗会形成一个共模电压，然后驱动共模电流往网口发射，要么在网口堵，要么只能改pcb，设计一块完整地平面；不要问为什么？因为我就遇到过这样的问题

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