| [转贴] 编写高效的测试设计（test benches） (续) | 字数太多：
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写敏感的，错位的大写可能引起设计综合和仿真失败。并且，一致的信号名称格式风格促使信号名字在源文件中易于定位。使用短的，描述含义的信号名。短的名称更容易输入，而有含义的名称会帮助表明信号的功能。
注释
可以自由地注释测试设计文件代码。注释对于那些要继承或重用代码的人是非常重要的。队此以外，verilog和vhdl代码语法结构是没有明确含义----注释代码填补了重要的细节说明，极大地增加了源代码的清晰性和可重用能力
设计结构
为每一个模块或实体保持一个物理文件。独立模块或实体的独立文件使得设计更易于维护。
更多的信息，请参考hdl准则的书。许多包含全面的代码编制准则。参考FPGA设计重用指南，在以下站点可以找到。
http://www.xilinx.com/ipcenter/designreuse/xrfg.htm
结语
Testbenches提供工程师以可移动，可升级的验证工具。使用混合语言传真器的有效性，设计者可以自由地使用他们选择的语言来验证vhdl和verilog两种设计。高层次行为语言推动了测试设计的发展，测试设计可以用简单的结构并只要求最小数量的源代码。设计得益于自较验测测试，它在仿真过程中自动实现合适的设计的验证。
Xilinx Foundation ise v3.1i被设计来提供一个无缝的，集成hdl设计工作流。Synplicity的Synplify, Synopsys FPGA Express, 和 Xilinx Synthesis Technology (XST),沿着Xilinx Foundation，非常融合地工作在一起来综合代码。Foundation ISE被集成与Modelsim(XE,PE,SE)一起来仿真我们的设计，与Xilinx HDL Bencher集成来自动实现测试台的创建，与Xilinx StateCad集成来创建状态机的编码。
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