500MHz分频问题

只看该作者 · 2010-8-27 15:35

拜谢：怎样将输入的500MHz的正弦波（10dbm），402分频后变为1.243MHz的TTL电平输出？！

4万 · 2010-8-27 20:36

搭个变频器电路，可直接转成你需要的任何频率，只是需要搭个本振电路，以下变频器为例，输入频率－本振频率＝输出频率，本振可用PLL电路实现。这个电路就是利用了收音机的原理。

只看该作者 · 2010-8-27 21:43

输入=>比较器=>计数器=>比较分频输出

4万 · 2010-8-27 23:11

楼上电路是直线式思维，成本非常高，器件更是极难弄到。

只看该作者 · 2010-8-28 02:57

500M想用数字IC的话，怕是要上ECL逻辑了

只看该作者 · 2010-8-28 08:16

如果有高端一点的FPGA，直接就搞定。
廉价的做法，前端用一个ECL反相器和一个ECL触发器，进行二分频，得道250MHz后随便找个CPLD接着继续分频

只看该作者 · 2010-8-28 10:13

直接地方法是用前置分频器芯片预分频（frequency prescaler)，这些分频器的分频比比较小，但是其工作频率很高。经过这种分频器之后的信号频率就可以用一般的逻辑器件处理了。高端的FPGA和用ECL成本都太高了。

只看该作者 · 2010-8-28 11:20

不考虑相位的话，就用楼上某些同志的说法，先prescaler，这样的器件有IC可用。
要考虑相位的话，那就PLL，或者是时钟分布类的IC.

只看该作者 · 2010-8-28 18:58

最近刚好在用FPGA，所以就推荐楼主用传统的数字方式做了，呵呵。没想到速度是问题。
一般的FPGA处理200M信号的计数应该没有问题吧。

不知道可不可以直接用FPGA的PLL模块做呢，我用的 cyclone III的PLL刚好支持470M的输入。
500M应该也可以用吧。

才几十块钱。

只看该作者 · 2010-8-28 22:41

把PLL频率合成变相应用一下就OK了，成本至少比低端的cyclone III少5倍

2万 · 2010-8-28 23:15

LS正解。

很明显，应该用射频频率合成的预分频器，简单廉价的东西，
别说500M，就算是5G都会被你用FPGA便宜得多

2万 · 2010-8-29 00:07

很遗憾的是，几乎所有的PLL芯片，都没有引出分频后的信号，而是在内部就与基准时钟也分频为一个步进频率后，去鉴相。再输出一个误差电压，经环路滤波器后去控制VCO。

只看该作者 · 2010-8-29 04:31

直接地方法是用前置分频器芯片预分频（frequency prescaler)，这些分频器的分频比比较小，但是其工作频率很高。经过这种分频器之后的信号频率就可以用一般的逻辑器件处理了。高端的FPGA和用ECL成本都太高了。 ...
mic1984 发表于 2010-8-28 10:13

你说的是这类东西么？这玩意就是ECL逻辑的触发器嘛

2万 · 2010-8-29 08:49

是的，蚂蚁没注意我说的“预分频器”

只是LZ要的分频比是402，等于2*3*67
这个分频比67的可不好找，老x只找到63/64/65/126/127/128/129等分频比的:)

http://www.21icsearch.com:8080/s_MC120=6.html

只看该作者 · 2010-8-29 11:01

我说的是把PLL频率合成变相应用，老X这次思想直来直往了。

2万 · 2010-8-29 11:12

LS，PLL一般都没有那么高的直接频率的

只看该作者 · 2010-8-29 11:13

本帖最后由 AD9851 于 2010-8-29 11:15 编辑

而蚂蚁的担心也是有些多余，有引出分频后的信号的PLL芯片一抓一大把，如MB1501，MC145151~MC145158,ADF4xxx系列等等

对于上图，从PIN8输入500M信号，SW位写1，Swallow Counter设为18，Programmable Counter设为6，fout=fin/(6*64+18)，PIN14输出就是402分频后的1.243MHz信号了。

2万 · 2010-8-29 11:14

而且高频率的分频后的频率是没输出的，直接进集成的鉴相器了

2万 · 2010-8-29 11:22

嗯，MB1501 就可以了，老x孤陋寡闻了。

只看该作者 · 2010-8-29 22:07

AD9858 DDS分频