21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › 关于cyclone LVDS通讯解码同步问题
返回列表 发新帖我要提问

关于cyclone LVDS通讯解码同步问题

[复制链接]
3895|4
 楼主| guolingho 发表于 2010-8-30 16:57 | 显示全部楼层 |阅读模式
cyclone, LVDS, 解码, 通讯, ip
我用的是cyclone自带的ALTLVDS_RX与ALTLVDS_TX Ip，能够通讯，但是发现解码的顺序不对，比如发的是  4'b0010 收到的就是4'b0100,好像需要一个解码的同步机制。
忘各位不吝赐教！
回复

收藏 举报

相关帖子
ar_dong 发表于 2010-8-31 08:56 | 显示全部楼层
应该不会吧
调整下相位看看
回复

收藏 举报

 楼主| guolingho 发表于 2010-9-1 14:10 | 显示全部楼层
谢谢楼上，但是我是用的External PLL，要求该PLL输出时钟该满足什么样的时序条件才能正确解码啊
回复

收藏 举报

 楼主| guolingho 发表于 2010-10-16 11:25 | 显示全部楼层
问题已经解决，自己写了解串，串行模块，不用它的IP。看来还是自己写的才好用啊
回复

收藏 举报

岚369 发表于 2011-5-14 19:56 | 显示全部楼层
相位
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

guolingho
个人签名：偶是初学，初学就是问题多。希望高手多多指教！

35

主题

146

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部