本帖最后由 SuperX-man 于 2010-10-14 09:49 编辑
FPGA硬件厂商的工具
Xilinx DSP开发工具
围绕着Xilinx公司FPGA的用途，Xilinx主要由三类开发工具：逻辑、DSP与处理器(如图1)。这里主要介绍一下DSP开发工具。
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图 Xilinx集成的可编程方案
最近，Xilinx新发布的Spartan-DSP，旨在吸引熟悉软件的系统工程师。过去他们主要依赖DSP(数字信号处理器)完成工作，现在则面临传统数字信号处理器不能处理的性能障碍。
对于典型的面向软件的DSP工程师来说，FPGA显得非常复杂。为解决这一问题，Xilinx为这些工程师提供了方便易用的DSP设计功能。在思路上，标准的DSP编程人员可能并没有太转向FPGA，他们仍然希望用C语言为软件驱动的DSP处理器编写(或重新应用)算法，他们可能还利用MATLAB为算法进行建模，以便在开始编码前保证基本概念正确。
然而，如果他们稍微再熟悉一点硬件知识，就可以使用Simulink利用对硬件更友好的模块来组装其算法，并将数据运算从浮点转向更高效的定点表示。对于这些具有前瞻思想的设计人员，目前的FPGA DSP设计工具已经提供了一些可行的途径。利用这些工具和方法，不需要太多的硬件知识和经验，就可以从利用Simulink对算法进行建模开始，顺利获得可在FPGA上工作的硬件设计。
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图 DSP工具流程
Xilinx的DSP工具是分层的，包括Platform Studio/EDK (嵌入式开发套件)、SysGen以及AccelDSP等入门工具。根据是从Simulink还是MATLAB开始设计，以及项目是否更偏重于嵌入式系统，可以从这些工具中选择合适的工具。Xilinx的标准ISE(集成软件环境)是一个工具集成环境，一系列DSP专用的IP，如FFT、FIR滤波器、DUC、DDC和CFR可以用于许多通用DSP设计。同时，Xilinx及其第三方合作伙伴还提供多种开发板和支持工具，包括定价为1095美元的Spartan-3A DSP开发板。
System Generator (Sysgen)
System Generator使得不使用VHDL或Verilog的DSP系统和算法开发人员能够利用MathWorks公司的MATLAB和Simulink完成设计。一旦浮点建模完成，设计人员就可以利用精确到位和时钟周期的Xilinx模块组完成映射，自动生成HDL/RTL、网表或者完整的XilinxFPGA位流。最后，设计人员可以从Simulink环境中利用大带宽硬件协同仿真在实际的FPGA上验证和调试设计。该版本新提供了FIR Compiler 2.0，这一参数化FIR滤波器编译器扩展了此前的版本，增加了针对多速率滤波器的对称参数优化，可将所需要的DSP48资源降低多达50%。
| Altera设计工具
当前FPGA开发工具的发展趋势
“工欲善其事，必先利其器。“要做好PLD的设计没有工具的支持是无法想象的。PLD设计魅力在于此：就像爱因斯坦把质量和速度相结合，得出E=mc2一样，PLD设计把硬件和软件相结合，释放出巨大的能量。展望未来，可以看出FPGA工具有如下发展趋势：高性能(Performance)和高生产力(Productivity),当前PLD软件开发工具都围绕着这两个P展开,方便客户设计，推动整个EDA行业的发展。
Altera FPGA IDE开发工具的特点
PLD设计流程分为设计，综合，布局布线，验证，配置芯片，客户在以下方面面对不同的挑战：
系统级设计：工程师可以足够快速地构建系统吗？软件工程师可以加速软件代码吗？
功耗管理：系统构架满足功耗预算吗？功耗估计可靠吗？软件自动优化功耗并达到时序要求吗？
团队生产力：不同地域的团队可以运作设计的项目吗？时序设计是否最优化？编译时间有没减少？
Quartus II软件是Altera也是业界唯一的一款CPLD、FPGA和结构化ASIC的开发工具。
感受软件最好的方法就是体验一把，可以尝试Quartus II的互动软件，“Show me, Guide me, Test me”, 它可以在Quartus II 软件HELP菜单中TUTORIAL栏中获得。
Altera的Quartus II 中的SOPC Builder, Nios II C2H(Nios II C语言至硬件加速编译器), PowerPlay, Teambased Design, Incremental Compilation, Timequest积极应对上述的挑战。
SOPC Builder
SOPC Builder工具能够迅速、轻松的构建并评估嵌入式系统。在建立一个系统时，最耗时的任务是根据系统要求集成大量的组件。SOPC Builder避免了手动系统集成任务，能够将精力集中在定制用户逻辑设计上，从而突出系统优势。
Nios II C语言至硬件加速编译器
Nios II C语言至硬件加速(C2H)编译器将对复杂的数学逻辑ANSIC函数转换为FPGA中的硬件加速器，大大提升了软件性能。对于需要提高其嵌入式软件性能的软件工程师而言，硬件加速是非常重要的工具。与通用CPU相比，硬件加速器利用FPGA并行处理结构，在每一个时钟周期中完成更多的计算操作，将性能提升几个数量级。
PowerPlay功率分析和优化技术
Quartus II软件 PowerPlay 功耗分析和优化技术提供对 Stratix III可编程功耗技术的支持。利用可编程功耗技术， Quartus II软件自动对高性能通路进行布线，然后将性能不关键的通路设置为低功耗。此外， Quartus II软件自动将没有使用的逻辑进行关断，结果大大降低了总功耗。
AccelDSP工具
AccelDSP是支持DSP设计人员利用MATLAB开发算法并综合成RTL的工具。该工具支持自动浮点至定点生成，同时提供了定点MATLAB和C/C++仿真模型。同时还提供了算法试探功能，支持工程师在采样速率、性能和面积之间进行折衷平衡，同时该工具还提供自动测试基准生成功能。一旦利用AccelDSP工具生成RTL，就可以创建System Generator库模块，供集成到更大的系统中使用。
Lattice的FPGA开发软件ispLEVER及特点
ispLEVER是Lattice公司的一个完整的FPGA 和CPLD 设计软件，能帮助用户完成从概念到完成产品的设计。ispLEVER包含许多有力的开发工具，用于设计输入、项目管理、IP集成、器件映射、布局和布线，以及在系统逻辑分析等。
ispLEVER(Windows)包含Lattice公司的合作伙伴Synplicity 和 Mentor Graphics 的第三方工具，这些工具用于综合和仿真。ispLEVER 支持90纳米LatticeECP2和LatticeSC FPGA系列、非易失的LatticeXP FPGA系列，以及跨越式可编程器件MachXO器件。ispLEVER 的主要亮点还包括：推出新的、高度集成的Design Planner接口、以及一个IPexpress用户可配置的IP核拓展库。此外ispLEVER还有LatticeMicro32开发工具。这是一个针对LatticeMico32微处理器的完整的设计环境。
ispLEVER 的FPGA设计流程提供强大的交互式编辑功能，通过两个重要的工具—Design Planner和EPIC Device Editor来实现。在开发工具中，Design Planner工具将两个常用的优化工具 Preference Editor 和Floorplanner集成在一起，反映出专业FPGA设计者的处理思路和工作流程。现在用户能够无缝地从一项任务转移到另一项任务，而无需多余的中间步骤。
Preference Editor被用来定义诸如关键路径和时序目标等设计参数，因为这些参数的定义是专门针对器件的，无法在硬件描述语言(HDL)层上完成。Floorplanner支持器件内逻辑布局的具体控制。将这两种相关的工具集成在一起，简化了一些任务，诸如将客户定制的逻辑指定到器件I/O引脚。因此，可以帮助设计者无缝地工作，从而更快、更高效地完成这些设计任务。
Actel提升Libera IDE性能，针对其低功耗FPGA系列
2006年9月，Actel推出低功耗的FPGA—IGLOO系列。这个以 Flash(闪存)为基础的产品系列的静态功耗为5mW，是当时最接近竞争产品功耗的1/4；与目前领先的PLD产品比较，可延长便携式应用的电池寿命达5倍，可以取代ASIC和 CPLD(复杂可编程逻辑器件)在便携式产品中的应用。
Actel新版本Libero 集成设计环境 (IDE) 能为 Actel以Flash 为基础的现场可编程门阵列 (FPGA) —低功耗IGLOO系列产品提供支持。Libero IDE 7.3具有易于使用的功能，协助设计人员运用Actel混合信号Fusion可编程系统芯片 (PSC) 以及低成本ProASIC3/E系列。Libero IDE 7.3引入了创新的内部设计功能，如新的Libero模块化设计流程，有助于降低 FPGA开发成本，并使得用户能够加快完成设计。强化的IDE还将先进的FPGA后端技术与Synplicity、Mentor Graphics和SynaptiCAD公司的设计软件产品相结合。
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