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在用开发板的过程中遇到的干扰信号

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z_no1|  楼主 | 2010-9-1 20:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
干扰信号, 开发板, 时钟, 管脚, 代码
这段时间用FPGA试着写点东西，用的是EP2C8Q208开发板，发现有杂脉冲干扰，比如我一个书本上的标准移位寄存器链代码，时不时清零，模块上我是有清零口的，但在顶层我并没有连到管脚上，我试着在代码里把清零口去掉，就好了，另外我在一个EPM240T100的开发板里就直连了一个输入，两个输出，在逻辑分析仪上看，输入正常，输出则是附加50M全局时钟的一个复杂信号，这个全局时钟我并没有用的，没有的管脚我都已设为了三态输入，有哪位同仁给点建议么？

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