设计一个PLL，却有死点，有些频率无论如何都出不来

只看该作者 · 2008-2-26 09:43

设计一个PLL，76--108MHz的，老电路了，一个除64/65的前置分频器B571C，后面是MC145152，基准是12.8MHz，除R后得25KHz做鉴相频率。分频算法我是这样算的：比如说要85.3MHz，除以25KHz得3412为总分频次数，由此得出 N=53，A=20。通常无问题。
但是，当我想做出84.6--84.9MHz时，却得不到这个频率。
例：84.7MHz，除以25KHz得总分频数3388，除以64得出商52为N，余数60为A。实际VCO锁定在84.5MHz。。。。
后来不得已将前置分频器设置为除32/33，重新计算N和A，问题得到解决，所有的频率都能出来。
想不通，请高手们不吝赐教。