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supperpippo|  楼主 | 2010-9-14 15:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
supperpippo|  楼主 | 2010-9-16 16:38 | 只看该作者
哪位能解答一下啊~~~小弟跪谢啊:'(

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板凳
SuperX-man| | 2010-9-16 16:43 | 只看该作者
S3E_Starter_Schematic.pdf (2.92 MB)
电压升高肯定是有什么东西拉高了,能否发一个原理图给我们看一下.我这里给你一个sp3e的原理图,你可以参考下.
估计是你的有源晶振拉高的,可以简单的做一下隔离.但是最好还是要看一下你的图才能下结论.

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地板
supperpippo|  楼主 | 2010-9-17 09:07 | 只看该作者
非常感谢  我试试看 3# SuperX-man

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5
savagezp| | 2010-9-17 14:24 | 只看该作者
无图无真相。。。

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6
KarenCui| | 2010-9-21 17:04 | 只看该作者
贴图

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7
SuperX-man| | 2010-9-21 17:30 | 只看该作者
本帖最后由 SuperX-man 于 2010-9-21 17:33 编辑

这是楼主发给我的两张原理图,大家也来看看.

原理图.zip

95.87 KB

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8
小云001| | 2010-12-27 22:22 | 只看该作者
看看

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9
ricky_fae| | 2010-12-31 21:14 | 只看该作者
用DDR也不一定要求所有BANK都接成1.8V,非DDR接口的BANK也可以用其他电压。

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10
touch123| | 2011-1-4 16:11 | 只看该作者
需要理解VCCIO 和VCCINT的区别

而且像9楼所说,只在DDR占用的BANK的VCCIO接1.8V, 其他可以用其他电压。

有源晶振 分5V输出 和3.3V输出,  如果你所有的BANK VCCIO都接1.8V, 这样把晶振输出直接连到FPGA肯定会有问题。

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11
vivisa| | 2011-1-6 17:23 | 只看该作者
关注。。。

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12
小云001| | 2011-1-13 19:17 | 只看该作者
;P

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