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怎样用verilog设计一个比较器？

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楼主
sunt8707|  楼主 | 2010-9-18 18:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 比较器, verilo, 二进制
要求如下：输入为 [3：0]V,输出为z，其中[3:0]V是0-15的二进制表示，当v大于9时输出z为1，当v小于等于9时，输出z为0.而且要求要用组合逻辑实现。请各位高手指点下实现这一功能的主要语句。不胜感激！！！

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沙发
xwj| | 2010-9-18 18:56 | 只看该作者
汗~
verilog，直接写表达式或if就可以了啊

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板凳
sunt8707|  楼主 | 2010-9-18 19:25 | 只看该作者
本帖最后由 sunt8707 于 2010-9-18 19:26 编辑

2# xwj
要求不让用if语句的，你说得表达式是用卡诺图写吧？但我不知道怎么列值，请问能说下表达式怎么写吗？

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地板
andyany| | 2010-9-19 13:13 | 只看该作者
z=(v[3]&&V[2]) || (v[3]&&(!v[2])&&v[1])

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5楼
sunt8707|  楼主 | 2010-9-19 20:26 | 只看该作者
谢谢了，我写出来了

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