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时序约束问题

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楼主
losihg2009|  楼主 | 2010-9-22 17:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
losihg2009|  楼主 | 2010-9-24 09:27 | 只看该作者
或者说跑100M时,有没有必要设置这些参数?

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板凳
crazyforu| | 2010-10-11 23:13 | 只看该作者
内部逻辑只要约束时钟为100M即可,输出为一半,约束5ns

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地板
waiter| | 2010-10-15 15:18 | 只看该作者
设置fmax约束就相当于建立时间约束了。
而保持时间通常不设置,因为FPGA内通常数据延迟都比时钟延迟大。如果不用其现成的时钟树网络,而用普通布线来做时钟网络,保持时间还是应该要加的。
至于clock to out,我的观点是,不存在多少才算合适的问题,因为是根据下游器件的建立/保持时间要求(和板子上信号的延迟估计)来决定的。

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