时序约束问题

发表于 2010-9-22 17:09

请问，如果功能模块使用100M的时钟，我应该设定建立与保持时间，以及clock to ouput参数为多少才合适？

发表于 2010-9-24 09:27

或者说跑100M时，有没有必要设置这些参数？

发表于 2010-10-11 23:13

内部逻辑只要约束时钟为100M即可，输出为一半，约束5ns

发表于 2010-10-15 15:18

设置fmax约束就相当于建立时间约束了。
而保持时间通常不设置，因为FPGA内通常数据延迟都比时钟延迟大。如果不用其现成的时钟树网络，而用普通布线来做时钟网络，保持时间还是应该要加的。
至于clock to out，我的观点是，不存在多少才算合适的问题，因为是根据下游器件的建立/保持时间要求（和板子上信号的延迟估计）来决定的。

时序约束问题

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