【求助】VHDL设计多位全加器

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 楼主| lixin6886518 发表于 2010-10-4 10:29 | 显示全部楼层 |阅读模式
大家好,最近看了几个全加器的代码,一位的,二位的,四位的。他们都不相同,我想知道不同位的全加器有什么通用的设计方法吗?我总结不出,还请高手指导!先谢谢啦!
ttkz 发表于 2010-11-22 00:27 | 显示全部楼层

这是任意位的加法/减法模块。楼上的要求都能实现。

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ttkz 发表于 2010-11-22 00:29 | 显示全部楼层
mode_add=1时做加法,为0时做减法。
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