本帖最后由 jaych 于 2010-10-13 12:56 编辑
以下是D触发器的代码：
module dflipflop(set,clk,reset,D,Q,Qn);
input set;
wire set;
input clk;
wire clk;
input reset;
wire reset;
input D;
wire D;
output Q;
reg Q;
output Qn;
wire Qn;
assign Qn=~Q;
always @( posedge clk or negedge set or negedge reset )
begin
if (!set)
Q<=1'b1;
else if (!reset)
Q<=1'b0;
else
Q=D;
end
endmodule
仿真出现：
而我查看了RTL
通过modelsim仿真，则是：
为什么在两次仿真中会得到不同的结果。
按照电路图，
在reset和set均为1时，输出Q应该等于输入D的，可是在Quartus仿真时却不然。
望高手解决疑惑~~~~！！！！
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