CPLD初学者请教几个问题

只看该作者 · 2010-10-14 12:14

1、
input wire cs,
reg cs_dly1,cs_dly2,cs_dly3

cs_dly1 <= cs1;
cs_dly2 <= cs_dly1;
cs_dly3 <= cs_dly2;
这里为什么要搞出好几个dly来？为什么是三个dly不是两个dly？这是从哪个角度考虑的？还有为什么是<=符号啊？我觉得应该是=符号。
2、CPLD高级工程师究竟是在那些方面强呢？高级和初级主要差距在哪里呢？

我是初学者有很多疑问，请各位高手指点，我好进步。

只看该作者 · 2010-10-15 00:38

看来的确是初学者。我怀疑这是个灌水的。
首先问一下，你写的这几行是Verilog代码么？
为什么要搞出好几个dly来？为什么是3个dly不是两个dly？
我想取决于设计意图。你得弄明白别人写这三行原本是要做什么功能了。
至于用<=或者=，通常情况下，建议对时序逻辑建模用<=，对组合逻辑建模用=.

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