PLL 动态重配置
http://www.xilinx.com/support/documentation/application_notes/ xapp879.pdf
Karl Kurbjun 和
Carl Ribbing 共同编著的本应用指南首先介绍了通过动态重配置端口 (DRP) 对Spartan-6 FPGA 锁相环 (PLL) 的时钟输出频率、相移及占空比进行动态修改的方法。在阐述了内部 DRP 控制寄存器的功能后，提供了一个通过状态机驱动 DRP，确保寄存器能以正确序列实现控制的参考设计。
如果 PLL 基本功能不够用，那么我们建议高级用户将 PLL 与 DRP 接口结合起来使用。此时可以使用DCM_CLKGEN原语。
每个重配置状态都对 PLL 进行了一次全面重配置，所以大部分参数都能修改。其模块化特性意味着您可将该设计作为全面的 DRP 解决方案，也可将其扩展支持更多的重配置状态。该设计使用的 Spartan-6 FPGA 资源最少，仅使用了25 个 slice。
但是，如果设计人员在其设计方案中需要配置后循环冗余校验 (CRC) 监测功能，那么他们就不能使用 PLL DRP 端口来对 PLL 进行动态重配置。因为这么做会破坏配置后 CRC实时监测 的功能。 |
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