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这个VHDL的信号赋初值语句怎么理解？

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楼主
andyany|  楼主 | 2010-11-8 09:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 信号, Lab, logic, SIGNAL
signal abc: std_logic_vector(5 downto 0):=(others=>'0');
困扰很久，一直不明白。
哪位大侠能给详解一下？谢谢！

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沙发
sleepybear| | 2010-11-8 12:23 | 只看该作者
这个应该跟器件和综合器有关吧。
我猜应该是上电初值。每个寄存器在上电的时候都有一个初值，用户是可以设置上电让它为1还是为0的。善用此法，可以省去很多不必要的复位（只在上电复位一次的复位），省些资源。

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板凳
andyany|  楼主 | 2010-11-8 12:54 | 只看该作者
谢谢楼上！取两种情况假设：
1   器件为xilinx的3s400，综合器为ISE9自带综合器；
2   器件为altera的EP2C8，综合器为quartus8.1自带综合器。
麻烦给解答一下。谢啦！

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