这个VHDL的信号赋初值语句怎么理解？

发表于 2010-11-8 09:43

signal abc: std_logic_vector(5 downto 0):=(others=>'0');
困扰很久，一直不明白。
哪位大侠能给详解一下？谢谢！

发表于 2010-11-8 12:23

这个应该跟器件和综合器有关吧。
我猜应该是上电初值。每个寄存器在上电的时候都有一个初值，用户是可以设置上电让它为1还是为0的。善用此法，可以省去很多不必要的复位（只在上电复位一次的复位），省些资源。

发表于 2010-11-8 12:54

谢谢楼上！取两种情况假设：
1 器件为xilinx的3s400，综合器为ISE9自带综合器；
2 器件为altera的EP2C8，综合器为quartus8.1自带综合器。
麻烦给解答一下。谢啦！