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VHDL类属参数在verilog中怎么对应？

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andyany|  楼主 | 2010-11-9 15:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, verilog, VHDL, verilo, hd
在VHDL中，类属参数可以在不同层次的模块间传递。可以在顶层修改这些参数，下面各层随之改变。verilog中怎么实现这一功能？
谢谢！

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